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데이터 전송 시스템으로서,복수의 CPU 소켓들, 그리고각 CPU 소켓마다 배치된 메모리 버퍼를 포함하고,각 CPU 소켓은 마스터 스레드가 할당된 CPU 코어, 커뮤니케이션 스레드가 할당된 CPU 코어 및 입출력 스레드가 할당된 CPU 코어를 적어도 하나씩 포함하고,각 CPU 소켓은 해당 CPU 소켓에 포함된 CPU 코어들로 구성된 NUMA 노드를 다수 포함하고, 마스터 스레드와 커뮤니케이션 스레드는 동일한 NUMA 노드에 포함된 CPU 코어들에 할당되는 데이터 전송 시스템
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제1항에서,각 CPU 소켓에 포함된 CPU 코어들에 할당된 스레드는 해당 CPU 소켓에 배치된 메모리 버퍼에만 접근하는 데이터 전송 시스템
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제1항에서,각 CPU 소켓에 포함된 CPU 코어들에 할당된 마스터 스레드, 커뮤니케이션 스레드 및 입출력 스레드는 해당 CPU 소켓에 배치된 메모리 버퍼를 통해 전송되는 파일을 처리하고자 상호작용을 수행하는 데이터 전송 시스템
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삭제
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제1항에서,입출력 스레드는 마스터 스레드가 할당된 CPU 코어와 인접한 CPU 코어에 할당되는 데이터 전송 시스템
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데이터 전송 시스템이 데이터를 전송하는 방법으로서,송신단의 마스터 스레드 및 커뮤니케이션 스레드가 상호작용하여 상기 송신단의 입출력 스레드를 활성화시키는 단계,상기 활성화된 입출력 스레드가 상기 송신단의 메모리 버퍼들 중 제1 메모리 버퍼에 데이터를 로드하는 단계,상기 제1 메모리 버퍼에 로드된 데이터에 수신단의 커뮤니케이션 스레드가 접근하여 상기 데이터를 상기 수신단의 메모리 버퍼들 중 제2 메모리 버퍼로 로드하는 단계, 그리고,상기 제2 메모리 버퍼에 로드된 데이터를 상기 수신단의 입출력 스레드가 스토리지에 저장하는 단계를 포함하고,상기 제1 메모리 버퍼는 상기 송신단의 마스터 스레드, 상기 송신단의 커뮤니케이션 스레드 및 상기 송신단의 입출력 스레드가 할당된 CPU 코어들을 포함하는 CPU 소켓에 배치된 메모리 버퍼이고,상기 제2 메모리 버퍼는 상기 수신단의 커뮤니케이션 스레드 및 상기 수신단의 입출력 스레드가 할당된 CPU 코어들을 포함하는 CPU 소켓에 배치된 메모리 버퍼이고,상기 송신단의 CPU 소켓은 해당 CPU 소켓에 포함된 CPU 코어들로 구성된 NUMA 노드를 다수 포함하고, 마스터 스레드와 커뮤니케이션 스레드는 동일한 NUMA 노드에 포함된 CPU 코어들에 할당되는 데이터 전송 방법
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삭제
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제6항에서,입출력 스레드는 마스터 스레드가 할당된 CPU 코어와 인접한 CPU 코어에 할당되는 데이터 전송 방법
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제6항에서,상기 수신단의 CPU 소켓이 해당 CPU 소켓에 포함된 CPU 코어들로 구성된 NUMA 노드를 다수 포함하는 경우, 마스터 스레드와 커뮤니케이션 스레드는 동일한 NUMA 노드에 포함된 CPU 코어들에 할당되는 데이터 전송 방법
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제9항에서,입출력 스레드는 마스터 스레드가 할당된 CPU 코어와 인접한 CPU 코어에 할당되는 데이터 전송 방법
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