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블로킹 절연막;상기 블로킹 절연막 상에 형성된 제 1 반도체층;상기 제 1 반도체층 상에 형성된 제 2 반도체층;상기 제 2 반도층에 채널 영역을 사이에 두고 이격되어 상기 채널 영역과 반대 타입의 도전형으로 형성된 소스/드레인 영역; 및상기 채널 영역 상에 게이트 절연막을 사이에 두고 형성된 게이트를 포함하여 구성되되,상기 제 1 반도체층은 입계(grain boundary)로 정공을 포획하는 정공 포획층인 것을 특징으로 하는 1T 디램 셀 소자
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제 1 항에 있어서,상기 제 1 반도체층은 상기 제 2 반도체층과 동일한 반도체 물질층이나 상기 제 2 반도체층보다 결정성이 낮은 것을 특징으로 하는 1T 디램 셀 소자
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제 2 항에 있어서,상기 제 1 반도체층은 폴리 실리콘이고, 상기 제 2 반도체층은 결정질 실리콘인 것을 특징으로 하는 1T 디램 셀 소자
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제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 블로킹 절연막은 실리콘 기판 상에 형성된 실리콘 산화막이고,상기 채널 영역은 상기 게이트의 구동전압으로 p형 채널이 형성되도록 구비된 것을 특징으로 하는 1T 디램 셀 소자
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제 4 항에 있어서,상기 소스/드레인 영역은 각 하부가 상기 제 1 반도체층과 만나도록 형성되고,상기 블로킹 절연막과 상기 제 1 반도체층의 계면 부근에 상기 제 1 반도체층의 다른 부분보다 높은 농도의 이온 주입층을 갖는 것을 특징으로 하는 1T 디램 셀 소자
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실리콘 기판상에 화학기상증착 또는 열산화 방식으로 실리콘 산화막을 형성하는 제 1 단계;상기 실리콘 산화막 상에 화학기상증착 방식을 통해 실리콘계 물질로 액티브 영역을 형성하는 제 2 단계;상기 액티브 영역 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 게이트를 형성하는 제 3 단계; 및상기 게이트를 마스크로 하여 이온 주입하여 상기 액티브 영역과 반대 타입의 도전형으로 소스/드레인 영역을 형성하는 제 4 단계를 포함하되,상기 제 2 단계는 저온 공정으로 결정성이 낮은 폴리 실리콘으로 제 1 반도체층을 형성한 후, 상기 저온 공정보다 온도를 높인 고온 공정을 연속적으로 진행하여 상기 제 1 반도체층보다 결정성이 높은 결정질 실리콘으로 제 2 반도체층을 형성하고,상기 제 4 단계의 상기 소스/드레인 영역은 상기 제 2 반도체층 속에 상기 게이트 밑의 채널 영역을 사이에 두고 형성하는 것을 특징으로 하는 1T 디램 셀 소자의 제조방법
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제 6 항에 있어서,상기 제 2 단계와 상기 제 3 단계 사이에 상기 실리콘 산화막과 상기 폴리 실리콘의 계면 부근에 이온 주입의 피크 지점이 형성되도록 이온 주입 공정을 더 진행하는 것을 특징으로 하는 1T 디램 셀 소자의 제조방법
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