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호스트(host)로부터 제1 입력 신호 및 제2 입력 신호를 입력 받고, 상기 제1 입력 신호와 상기 제2 입력 신호의 차이를 비교하는 클럭 동작 비교기(clocked comparator); 및상기 제1 입력 신호에 오프셋(offset)을 인가하는 오프셋 인가 회로를 포함하고,상기 클럭 동작 비교기는 상기 호스트로부터 제공되는 기준 클럭으로 구동되는 반도체 회로
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2
제1항에 있어서,상기 클럭 동작 비교기는 상기 호스트로부터 상기 기준 클럭의 제공이 중단되면 파워 오프(power off)되고, 상기 호스트로부터 상기 기준 클럭의 제공이 재개되면 파워 온(power on)되는 반도체 회로
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3
제1항에 있어서,상기 클럭 동작 비교기는 상기 제1 입력 신호와 상기 제2 입력 신호를 비교한 결과에 기초하여 하이버네이션 종료 신호를 출력하고, 상기 하이버네이션 종료 신호를 PMU(Power Management Unit)에 제공하는 반도체 회로
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4
제1항에 있어서,상기 제2 입력 신호는 웨이크 업(wake up) 관련 신호이고,상기 제2 입력 신호는 DIF_Z 값으로부터 DIF_N 값으로 트랜지션하는 반도체 회로
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5
제1항에 있어서,상기 클럭 동작 비교기는 상기 호스트로부터 UFS(Universal Flash Storage) 인터페이스의 MIPI M-PHY 레이어를 통해 상기 제1 입력 신호 및 제2 입력 신호를 제공받는 반도체 회로
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6
제1항에 있어서,상기 오프셋 인가 회로는 복수의 차동 입력 트랜지스터 회로(differentoal input transisor circuit)를 포함하는 반도체 회로
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7
제6항에 있어서,상기 복수의 차동 입력 트랜지스터 회로는,제1 인에이블 신호에 게이팅되는 제1 트랜지스터와, 상기 제1 입력 신호에 게이팅되고 상기 제1 트랜지스터와 직렬 연결된 제2 트랜지스터를 각각 포함하는 복수의 제1 차동 입력 트랜지스터 회로 및제2 인에이블 신호에 게이팅되는 제3 트랜지스터와, 상기 제2 입력 신호에 게이팅되고 상기 제3 트랜지스터와 직렬 연결된 제4 트랜지스터를 각각 포함하는 복수의 제2 차동 입력 트랜지스터 회로를 포함하는 반도체 회로
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8
제7항에 있어서,상기 복수의 제1 차동 입력 트랜지스터 회로 중 일부에 제공되는 상기 제1 인에이블 신호는 제1 논리 값에 해당하고, 상기 복수의 제1 차동 입력 트랜지스터 회로 중 다른 일부에 제공되는 상기 제1 인에이블 신호는 상기 제1 논리 값과 다른 제2 논리 값에 해당하는 반도체 회로
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9
제7항에 있어서,상기 복수의 제2 차동 입력 트랜지스터 회로 중 일부에 제공되는 상기 제2 인에이블 신호는 제1 논리 값에 해당하고, 상기 복수의 제2 차동 입력 트랜지스터 회로 중 다른 일부에 제공되는 상기 제2 인에이블 신호는 상기 제1 논리 값과 다른 제2 논리 값에 해당하는 반도체 회로
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10
제1항에 있어서,상기 호스트로부터 상기 제1 입력 신호 및 상기 제2 입력 신호를 수신하고,상기 제1 입력 신호 및 상기 제2 입력 신호에 대해 저대역 필터 연산을 수행한 후, 상기 제1 입력 신호 및 상기 제2 입력 신호를 상기 클럭 동작 비교기에 제공하는 반도체 회로
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11
제1항에 있어서,상기 호스트로부터 제공되는 기준 클럭으로 구동되고, 리플리카 오프셋 인가 회로의 출력 신호와 기준 전압 신호를 입력 받아 그 차이를 비교하는 리플리카 클럭 동작 비교기(replica clocked compartor)를 더 포함하는 반도체 회로
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12
UIC(Universal Flash Storage InterConnect layer)를 통해 호스트로부터 제공되는 제1 입력 신호와 제2 입력 신호의 차이를 비교하는 클럭 동작 비교기(clocked comparator);상기 제1 입력 신호에 오프셋(offset)을 인가하는 오프셋 인가 회로; 및상기 UIC와 전기적으로 연결된 디바이스 컨트롤러를 포함하고,상기 클럭 동작 비교기는 상기 호스트로부터 제공되는 기준 클럭으로 구동되고,상기 디바이스 컨트롤러가 하이버네이션 모드에 진입한 후 상기 기준 클럭의 제공이 중단되고, 상기 하이버네이션 모드에서 탈출하기 전에 상기 기준 클럭의 제공이 재개되는 반도체 회로
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13
제12항에 있어서,상기 클럭 동작 비교기는 상기 호스트로부터 상기 기준 클럭의 제공이 중단되면 파워 오프(power off)되고, 상기 호스트로부터 상기 기준 클럭의 제공이 재개되면 파워 온(power on)되는 반도체 회로
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14
제12항에 있어서,상기 클럭 동작 비교기는 상기 제1 입력 신호와 상기 제2 입력 신호를 비교한 결과에 기초하여 하이버네이션 종료 신호를 출력하고, 상기 하이버네이션 종료 신호를 PMU(Power Management Unit)에 제공하고,상기 PMU는 상기 디바이스 컨트롤러에 전력을 제공하는 반도체 회로
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15
제12항에 있어서,상기 제2 입력 신호는 웨이크 업(wake up) 관련 신호이고,상기 제2 입력 신호는 DIF_Z 값으로부터 DIF_N 값으로 트랜지션하는 반도체 회로
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제12항에 있어서,상기 클럭 동작 비교기는 상기 호스트로부터 UFS(Universal Flash Storage) 인터페이스의 MIPI M-PHY 레이어를 통해 상기 제1 입력 신호 및 제2 입력 신호를 제공받는 반도체 회로
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어플리케이션 프로세서(application processor, AP);상기 어플리케이션 프로세서와 UFS(Universal Flash Stoage) 인터페이스로 연결된 스토리지;상기 어플리케이션 프로세서와 DSI(Display Serial Interface)로 연결된 디스플레이; 및상기 어플리케이션 프로세서에 전력을 공급하는 PMU(Power Management Unit)을 포함하고,상기 스토리지는,제1 기준 클럭으로 구동되고, AP로부터 제공되는 제1 입력 신호와 제2 입력 신호의 차이를 비교하여 제1 하이버네이션 종료 신호를 상기 PMU에 제공하는 제1 스켈치 회로(squelch circuit)를 포함하고,상기 디스플레이는,제2 기준 클럭으로 구동되고, AP로부터 제공되는 제3 입력 신호와 제4 입력 신호의 차이를 비교하여 제2 하이버네이션 종료 신호를 상기 PMU에 제공하는 제2 스켈치 회로를 포함하는 반도체 시스템
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제17항에 있어서,상기 PMU는 상기 제1 하이버네이션 종료 신호에 따라 상기 스토리지에 제1 전력을 제공하고, 상기 제2 하이버네이션 종료 신호에 따라 상기 디스플레이에 제2 전력을 제공하는 반도체 시스템
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제17항에 있어서,상기 어플리케이션 프로세서와 CSI(Camera Serial Interface)로 연결된 카메라를 더 포함하고,상기 카메라는,제3 기준 클럭으로 구동되고, AP로부터 제공되는 제5 입력 신호와 제6 입력 신호의 차이를 비교하여 제3 하이버네이션 종료 신호를 상기 PMU에 제공하는 제3 스켈치 회로를 더 포함하는 반도체 시스템
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20
제19항에 있어서,상기 PMU는 상기 제3 하이버네이션 종료 신호에 따라 상기 카메라에 제3 전력을 제공하는 반도체 시스템
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