| 1 |
1
데이터 신호를 수신하고, 클럭 신호의 로우 레벨에서 상기 데이터 신호를 반전된 데이터 신호의 형태로 저장하며, 상기 클럭 신호의 로우 레벨에서 하이 레벨의 마스터 신호를 출력하기 위한 제1 회로부; 및상기 제1 회로부의 마스터 신호를 수신하고, 상기 클럭 신호의 로우 레벨에서 래치 동작을 통해 이전 상태의 출력 신호를 현재 상태의 출력 신호로 생성하거나, 상기 클럭 신호의 하이 레벨에서 버퍼링 동작을 통해 상기 마스터 신호를 출력 신호로 생성하기 위한 제2 회로부를 포함하고,상기 제1 회로부는,상기 데이터 신호의 입력단과 제1 노드 사이에 연결되고, 상기 클럭 신호의 로우 레벨에서 상기 데이터 신호를 반전하여 반전된 데이터 신호를 상기 제1 노드에 출력하거나, 상기 클럭 신호의 하이 레벨에서 상기 제1 노드의 상태를 유지하는 입력부;양의 전원전압과 상기 마스터 신호가 생성되는 제2 노드 사이에 연결되고, 상기 클럭 신호의 로우 레벨에서 상기 양의 전원전압을 전달받아 하이 레벨의 상기 마스터 신호를 상기 제2 노드에 출력하며, 하이 레벨의 상기 클럭 신호에서 양의 전원전압과 제2 노드의 연결을 차단하는 마스터 신호 생성부; 및상기 제1 노드 및 상기 제2 노드 사이에 연결되고, 상기 클럭 신호의 로우 레벨에서 상기 제1 노드의 상기 반전된 데이터 신호를 저장하며, 상기 클럭 신호의 하이 레벨에서 이전 상태의 상기 데이터 신호를 상기 마스터 신호로 상기 제2 노드에 출력하는 반전 데이터 저장부를 포함하는 것을 특징으로 하는 플립플롭
|
| 2 |
2
삭제
|
| 3 |
3
삭제
|
| 4 |
4
삭제
|
| 5 |
5
제1항에 있어서, 상기 입력부는양의 전원전압에 연결되고, 게이트 단자를 통해 상기 데이터 신호를 수신하기 위한 제1 트랜지스터;상기 제1 트랜지스터와 상기 제1 노드 사이에 연결되고, 상기 클럭 신호를 수신하여 온/오프 동작을 수행하기 위한 제2 트랜지스터;상기 제1 노드에 연결되고, 상기 마스터 신호를 수신하여 온/오프 동작을 수행하는 제3 트랜지스터; 및상기 제3 트랜지스터와 음의 전원전압 사이에 연결되고, 게이트 단자를 통해 상기 데이터 신호를 수신하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭
|
| 6 |
6
제1항에 있어서, 상기 마스터 신호 생성부는양의 전원전압과 제2 노드 사이에 연결되고, 상기 클럭 신호를 수신하며, 상기 클럭 신호의 로우 레벨에서 턴온되어 상기 마스터 신호를 하이 레벨로 세팅하거나, 상기 클럭 신호의 하이 레벨에서 턴오프되는 제5 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭
|
| 7 |
7
제1항에 있어서, 상기 반전 데이터 저장부는상기 제1 노드에 저장된 상기 반전된 데이터 신호를 반전하기 위한 제1 인버터;상기 제1 인버터의 출력 신호를 수신하고, 상기 제1 노드와 제3 노드 사이에 연결되는 제6 트랜지스터;상기 제2 노드 및 상기 제3 노드 사이에 연결되고, 상기 제1 노드에 저장된 상기 반전된 데이터 신호를 수신하는 제7 트랜지스터; 및상기 제3 노드 및 음의 전원전압 사이에 연결되고, 상기 클럭 신호를 수신하는 제8 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭
|
| 8 |
8
제7항에 있어서, 상기 클럭 신호의 하이 레벨에서 상기 제1 노드에 저장된 상기 반전된 데이터 신호가 하이 레벨이면, 상기 제7 트랜지스터는 턴온되고, 상기 제2 노드의 상기 마스터 신호는 로우 레벨로 천이되는 것을 특징으로 하는 플립플롭
|
| 9 |
9
제1항에 있어서, 상기 제2 회로부는상기 마스터 신호를 수신하고, 선택적으로 반전하여 제4 노드에 출력하기 위한 가변 인버터부; 및상기 제4 노드의 신호를 반전하거나 래치 동작을 통해 저장하여 출력 신호를 생성하기 위한 래치부를 포함하는 것을 특징으로 하는 플립플롭
|
| 10 |
10
제9항에 있어서, 상기 가변 인버터부는 상기 클럭 신호의 로우 레벨에서 상기 마스터 신호를 상기 제4 노드로 전달하지 않는 것을 특징으로 하는 플립플롭
|
| 11 |
11
제10항에 있어서, 상기 래치부는 상기 클럭 신호의 로우 레벨에서 이전 상태의 출력 신호를 현재 상태의 출력 신호로 출력하고 이를 유지하는 래치 동작을 수행하는 것을 특징으로 하는 플립플롭
|
| 12 |
12
제9항에 있어서, 상기 제2 회로부는 상기 클럭 신호의 하이 레벨에서 상기 마스터 신호를 버퍼링하여 출력 신호를 형성하며, 상기 가변 인버터부는 상기 클럭 신호의 하이 레벨에서 상기 마스터 신호를 반전하여 상기 제4 노드로 전달하고, 상기 제4 노드의 신호는 상기 래치부에 의해 반전되어 상기 출력 신호를 형성하는 것을 특징으로 하는 플립플롭
|
| 13 |
13
제9항에 있어서, 상기 가변 인버터부는양의 전원전압과 상기 제4 노드 사이에 연결되고, 상기 마스터 신호를 수신하는 제9 트랜지스터;상기 제4 노드와 제5 노드 사이에 연결되고, 상기 클럭 신호를 수신하여 온/오프 동작을 수행하기 위한 제10 트랜지스터; 및상기 제5 노드와 음의 전원전압 사이에 연결되고, 상기 마스터 신호를 수신하는 제11 트랜지스터를 포함하는 것을 특징으로 하는 플립플롭
|
| 14 |
14
제13항에 있어서, 상기 제10 트랜지스터는 상기 클럭 신호의 하이 레벨에서 턴온되고, 상기 제9 트랜지스터 및 상기 제11 트랜지스터는 인버터 구조를 형성하여 상기 제4 노드에 상기 마스터 신호를 반전하여 출력하는 것을 특징으로 하는 플립플롭
|
| 15 |
15
제13항에 있어서, 상기 제10 트랜지스터는 상기 클럭 신호의 로우 레벨에서 오프되고, 상기 가변 인버터부는 인버터 구성을 해제하여 상기 마스터 신호를 상기 제4 노드에 전달하는 동작이 해제되는 것을 특징으로 하는 플립플롭
|
