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비트스트림 생성부와 특징 추출부 및 기계 학습부를 포함하는 기계학습 기반의 FPGA(Field Programmable Gate Array) 비트스트림 역공학 장치에서, 상기 비트스트림의 역공학 방법에 관한 것으로, 상기 비트스트림 생성부가, 비트스트림의 로직(logic)을 표현할 수 있는 기본 요소(logic primitive)와 제한 요소(constraint)를 선택하고, 소정 유틸리티를 이용하여 비트스트림을 생성하는 단계;상기 특징 추출부가, 로직에 대한 비트스트림 데이터로 정의되는 구성 데이터(Configuration data)를 추출 및 압축하는 단계; 및상기 기계 학습부가, 상기 구성 데이터를 추출 및 압축한 결과인 데이터셋을, 소정의 기계학습 모델에 입력하여 기계학습을 수행하고, 비트스트림 파일을 netlist 파일로 역공학하는 단계;를 포함하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 방법
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제1항에 있어서, 상기 비트스트림을 생성하는 단계는, 상기 비트스트림 생성부가, FPGA 입출력 핀(pin)을 설정할 수 있는 ucf (user constraint file) 조정과, 상기 소정 유틸리티의 옵션을 선택하는 단계;를 포함하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 방법
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제2항에 있어서, 상기 소정 유틸리티는, Xilinx 유틸리티인 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 방법
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제3항에 있어서, 상기 구성 데이터를 추출 및 압축하는 단계는, 상기 특징 추출부가, 모든 로직들이 공유하는 공통 워드(common word)와 워드 값이 0인 제로 워드(zero word)를 추출하여 데이터 베이스를 생성하는 단계;를 포함하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 방법
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제4항에 있어서, 상기 특징 추출부가, 상기 구성 데이터를 추출 및 압축하는 단계는, 상기 구성 데이터에서 상기 공통 워드와 상기 제로 워드를 제거하는 단계;를 포함하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 방법
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기계학습 기반의 FPGA(Field Programmable Gate Array) 비트스트림 역공학 장치에 관한 것으로, 비트스트림의 로직(logic)을 표현할 수 있는 기본 요소(logic primitive)와 제한 요소(constraint)를 선택하고, 소정 유틸리티를 이용하여 비트스트림을 생성하는 비트스트림 생성부; 로직에 대한 비트스트림 데이터로 정의되는 구성 데이터(Configuration data)를 추출 및 압축하는 특징 추출부; 및상기 구성 데이터를 추출 및 압축한 결과인 데이터셋을, 소정 기계학습 모델에 입력하여 기계학습을 수행하고, 비트스트림 파일을 netlist 파일로 역공학하는 기계 학습부;를 포함하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 장치
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제7항에 있어서, 상기 비트스트림 생성부는, FPGA 입출력 핀(pin)을 설정할 수 있는 ucf (user constraint file) 조정과, 상기 소정 유틸리티의 옵션을 선택하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 장치
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제8항에 있어서, 상기 소정 유틸리티는, Xilinx 유틸리티인 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 장치
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제9항에 있어서, 상기 특징 추출부는, 모든 로직들이 공유하는 공통 워드(common word)와 워드 값이 0인 제로 워드(zero word)를 추출하여 데이터 베이스를 생성하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 장치
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제10항에 있어서, 상기 특징 추출부는, 상기 구성 데이터에서 상기 공통 워드와 상기 제로 워드를 제거하는 것을 특징으로 하는 기계학습 기반의 FPGA 비트스트림 역공학 장치
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