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휨 개선 칩 적층 구조 패키지 및 이의 제조방법

  • 기술번호 : KST2019018965
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 실시예에 따른 칩 패키지는 반도체 칩, 상기 반도체 칩의 일면에 적층되는 연성부재 및 상기 반도체 칩과 상기 연성부재 사이에 형성되는 솔더를 포함한다.
Int. CL H01L 23/498 (2006.01.01) H01L 23/12 (2006.01.01) H01L 23/00 (2006.01.01)
CPC H01L 23/49811(2013.01) H01L 23/49811(2013.01) H01L 23/49811(2013.01)
출원번호/일자 1020180034221 (2018.03.26)
출원인 한국생산기술연구원
등록번호/일자
공개번호/일자 10-2019-0112352 (2019.10.07) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.03.26)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국생산기술연구원 대한민국 충청남도 천안시 서북구

발명자

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번호 이름 국적 주소
1 고용호 인천광역시 연수구
2 방정환 인천광역시 연수구
3 윤정원 경기도 수원시 영통구
4 김준기 경기 군포시
5 유세훈 인천광역시 연수구
6 유동열 인천 연수구

대리인

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번호 이름 국적 주소
1 고영갑 대한민국 경기도 성남시 분당구 정자일로 ***, 파크뷰 타워 ***호 (정자동)(가람특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국생산기술연구원 충청남도 천안시 서북구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2018.03.26 수리 (Accepted) 1-1-2018-0295831-89
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.07.02 수리 (Accepted) 4-1-2018-5123030-77
3 선행기술조사의뢰서
Request for Prior Art Search
2019.01.21 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2019.03.15 수리 (Accepted) 9-1-2019-0013894-07
5 의견제출통지서
Notification of reason for refusal
2019.03.26 발송처리완료 (Completion of Transmission) 9-5-2019-0222504-56
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2019.05.27 수리 (Accepted) 1-1-2019-0537242-41
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.06.26 수리 (Accepted) 1-1-2019-0652729-94
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.06.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0652731-86
9 등록결정서
Decision to grant
2019.10.28 발송처리완료 (Completion of Transmission) 9-5-2019-0780543-69
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 칩;상기 반도체 칩의 일면에 적층되는 연성부재;상기 반도체 칩과 상기 연성부재 사이에 형성되는 솔더;상기 연성부재를 관통하여 형성되는 제1전극; 및상기 솔더와 상기 반도체 칩 사이 및 상기 솔더와 상기 제1전극 사이에 배치되어 상기 반도체 칩과 상기 연성부재를 전기적으로 연결하는 패드;를 포함하고,상기 연성 부재는상기 반도체 칩의 일면에 적층되는 제1 연성부재; 및상기 반도체 칩의 타면에 적층으로 배치되는 제2 연성부재;를 포함하고,상기 솔더는상기 반도체 칩과 상기 제1 연성부재 사이에 형성되는 제1솔더; 및상기 반도체 칩과 상기 제2 연성부재 사이에 형성되는 제2솔더;를 포함하는 칩 패키지
2 2
삭제
3 3
제1항에 있어서, 상기 반도체 칩은,상기 제1전극과 대응되는 위치에 제2전극이 형성되며, 상기 패드를 통해 상기 솔더와 결합되는 칩 패키지
4 4
제1항에 있어서,상기 연성부재는,폴리머 재질로 형성되는 칩 패키지
5 5
제1항에 있어서,상기 연성부재의 타면에 기판이 전기적으로 연결되는 칩 패키지
6 6
삭제
7 7
제1항에 있어서,상기 제1 연성부재를 관통하여 형성되는 제1전극;상기 반도체 칩을 관통하며, 상기 제1전극에 대응되는 위치에 형성되는 제2전극;상기 제2 연성부재를 관통하며, 상기 제2전극과 대응되는 위치에 형성되는 제3전극;상기 제1솔더와 상기 제2전극 사이 및 상기 제1솔더와 상기 제1전극 사이에 배치되어 상기 반도체 칩과 상기 제1 연성부재를 전기적으로 연결하는 제1패드; 및상기 제2솔더와 상기 제2전극 사이 및 상기 제2솔더와 상기 제3전극 사이에 배치되어 상기 반도체 칩과 상기 제2 연성부재를 전기적으로 연결하는 제2패드;를 더 포함하는 칩 패키지
8 8
제1전극이 관통되는 연성부재를 제조하는 연성부재 제조단계;상기 연성부재 상에 반도체 칩을 적층하는 반도체 칩 배치단계; 상기 제1전극에 대응되는 위치에 솔더를 형성하여 상기 반도체 칩과 상기 연성부재를 전기적으로 연결하는 결합단계; 및상기 반도체 칩을 박막화하는 박막화단계;를 포함하고,상기 결합단계는,상기 제1전극과 상기 솔더 사이 및 상기 반도체 칩과 상기 솔더 사이에 패드를 배치하는 패드 배치단계;를 포함하는 칩 패키지 제조방법
9 9
삭제
10 10
삭제
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 전자부품연구원 전자정보디바이스 산업원천기술개발사업 (조사분석사업명 : 전자정보디바이스산업원천기술개발) 이종/다수 반도체소자 적층 통합 패키지 및 모듈 원천기술 개발