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입력 데이터 및 부분 결과들에 대해 컨볼루션 연산을 실행하는 적어도 하나의 처리 유닛을 포함하고,상기 처리 유닛은, 터너리 커널(ternary kernel)을 이용한 비트와이즈 컨볼루션(bitwise convolution) 연산을 DRAM 내부의 프로세싱 인 메모리(Processing-In-Memory) 회로 구조를 통하여 처리하며, 상기 처리 유닛은,수용 필드가 할당되는 제1뱅크로부터 출력되는 픽셀값과, 서로 구분된 양의 커널 및 음의 커널이 할당되는 제2뱅크로부터 출력되는 커널값에 따라, 전류 미러(current mirror) 제공 수단으로부터 제공되는 전류를 스위칭하고, 스위칭 결과에 따라 출력된 전류에 기초하여 상기 양의 커널 및 상기 음의 커널에 대한 컨볼루션 연산에 따른 특징맵을 출력하는, 저전력 및 고속 연산을 위한 DRAM용 비트와이즈 컨볼루션 회로
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제 1 항에 있어서, 컨볼루션 연산시에 상기 픽셀값과 상기 커널값이 모두 1이면 상기 전류 미러 제공 수단으로부터 제공되는 전류가 상기 특징맵을 출력하는 특징맵 출력 수단으로 전달되고, 상기 픽셀값과 상기 커널값 중 적어도 어느 하나가 0의 값을 가지면 상기 전류는 상기 특징맵 출력 수단으로 전달되지 않는, 저전력 및 고속 연산을 위한 DRAM용 비트와이즈 컨볼루션 회로
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제 1 항에 있어서, 컨볼루션 연산 결과를 16×16 특징맵에 저장하는 경우에는,상기 수용 필드와, 상기 양의 커널 및 상기 음의 커널은 각각 4×4로 주어지고, 4×4 수용 필드에 대한 컨볼루션 계산은 으로 이루어지고,여기서, Xk와 Wk는 각각 상기 픽셀값과 상기 커널값인, 저전력 및 고속 연산을 위한 DRAM용 비트와이즈 컨볼루션 회로
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제 1 항에 있어서, 상기 제1뱅크 및 상기 제2뱅크가 워드 라인 당 1024 개의 셀을 갖는 구조인 경우에는,하나의 수용 필드는 16 개의 픽셀로 구성되고, 하나의 픽셀이 8 비트 정밀도를 가질 때, 상기 하나의 수용 필드를 나타내기 위해 256 개의 DRAM 셀이 할당되고,256 셀 중 절반은 상기 양의 커널용이고 나머지 절반은 상기 음의 커널용인, 저전력 및 고속 연산을 위한 DRAM용 비트와이즈 컨볼루션 회로
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