| 1 |
1
델타 시그마 ADC에 있어서, 루프 필터부;상기 루프 필터부의 출력 신호를 입력받고, 제1 출력 신호 및 제2 출력 신호를 출력하는 SAR(Successive Approximation Register) 양자화부;상기 제2 출력 신호에 대해 디지털 필터링을 수행하는 디지털 필터부; 및 (+) 입력단으로 상기 제1 출력 신호를 입력받고, (-) 입력단으로 디지털 필터부의 출력 신호를 입력받는 감산기 A;를 포함하되, 상기 루프 필터부는 아날로그 신호 및 상기 제1 출력 신호를 입력받고, 상기 감산기 A의 출력 신호가 상기 델타 시그마 ADC의 출력 신호이며, 상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)이며,상기 루프 필터부의 NTF는 아래의 수학식과 같이 표현되는 것을 특징으로 하는 델타 시그마 ADC
|
| 2 |
2
제1항에 있어서, 상기 디지털 필터부의 전달 함수는 상기 루프 필터부의 NTF(Noise Transfer Function)와 동일한 값을 가지도록 설정되는 것을 특징으로 하는 델타 시그마 ADC
|
| 3 |
3
삭제
|
| 4 |
4
제1항에 있어서, 상기 루프 필터부는 감산기 B, 가산기 B, 이산시간 적분기 B1 및 이산시간 적분기 B2를 포함하되, 상기 감산기 B의 (+) 입력단으로 상기 아날로그 신호를 상기 b1으로 곱한 신호가 입력되고, 상기 감산기 B의 (-) 입력단으로 상기 제1 출력 신호를 상기 b1으로 곱한 신호가 입력되고, 상기 이산시간 적분기 B1의 입력단으로 상기 감산기 B의 출력 신호가 입력되고, 상기 이산시간 적분기 B2의 입력단으로 상기 이산시간 적분기 B1의 출력 신호를 상기 c2로 곱한 신호가 입력되고, 상기 가산기 B의 입력단들로 상기 아날로그 신호, 상기 이산시간 적분기 B1의 출력 신호를 기 설정된 계수 a1으로 곱한 신호, 상기 이산시간 적분기 B2의 출력 신호를 상기 a2으로 곱한 신호가 입력되고, 상기 가산기 B에서 상기 루프 필터부의 출력 신호가 출력되는 것을 특징으로 하는 델타 시그마 ADC
|
| 5 |
5
제1항에 있어서, 상기 a2는 13/16의 값을 가지고, 상기 b1 및 상기 c2는 1의 값을 가지는 것을 특징으로 하는 델타 시그마 ADC
|
| 6 |
6
델타 시그마 ADC에 있어서, 루프 필터부;상기 루프 필터부의 출력 신호를 입력받고, 제1 출력 신호 및 제2 출력 신호를 출력하는 SAR(Successive Approximation Register) 양자화부;상기 제2 출력 신호에 대해 디지털 필터링을 수행하는 디지털 필터부; 및 (+) 입력단으로 상기 제1 출력 신호를 입력받고, (-) 입력단으로 디지털 필터부의 출력 신호를 입력받는 감산기 A;를 포함하되, 상기 루프 필터부는 아날로그 신호 및 상기 제1 출력 신호를 입력받고, 상기 감산기 A의 출력 신호가 상기 델타 시그마 ADC의 출력 신호이며, 상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)이며,상기 디지털 필터부는 가산기 C1, 가산기 C2, 감산기 C1, 감산기 C2, 지연 소자 C1 및 지연 소자 C2를 포함하되, 상기 가산기 C1의 입력단들로 상기 제2 출력 신호 및 상기 감산기 C2의 출력 신호가 입력되고, 상기 가산기 C2의 입력단들로 상기 가산기 C1의 출력 신호 및 상기 감산기 C1의 출력 신호가 입력되고, 상기 가산기 C2에서 상기 디지털 필터부의 출력 신호가 출력되고, 상기 지연 소자 C1의 입력단으로 상기 가산기 C1의 출력 신호가 입력되고, 상기 지연 소자 C2의 입력단으로 상기 지연 소자 C1의 출력 신호가 입력되고,상기 감산기 C1의 (+) 입력단으로 상기 지연 소자 C2의 출력 신호가 입력되고, 상기 감산기 C1의 (-) 입력단으로 상기 지연 소자 C1의 출력 신호를 기 설정된 제1 계수로 곱한 신호가 입력되고, 상기 감산기 C2의 (+) 입력단으로 상기 지연 소자 C1의 출력 신호를 기 설정된 제2 계수로 곱한 신호가 입력되고, 상기 감산기 C2의 (-) 입력단으로 상기 지연 소자 C2의 출력 신호를 기 설정된 제3 계수로 곱한 신호가 입력되는 것을 특징으로 하는 델타 시그마 ADC
|
| 7 |
7
제6항에 있어서, 상기 제1 계수는 2의 값을 가지고, 상기 제2 계수는 1/4의 값을 가지고, 상기 제3 계수는 1/16의 값을 가지는 것을 특징으로 하는 델타 시그마 ADC
|
| 8 |
8
삭제
|
| 9 |
9
델타 시그마 ADC에 있어서, 루프 필터부;상기 루프 필터부와 연결되는 다수 개의 양자화부; 상기 다수 개의 양자화부의 출력 신호에 대해 디지털 필터링을 수행하는 다수 개의 디지털 필터부; 및 상기 다수 개의 디지털 필터부의 출력 신호를 이용하여 상기 델타 시그마 ADC의 출력 신호를 생성하는 감산기;를 포함하되, 상기 다수 개의 양자화부 중 적어도 일부의 양자화부는 SAR 양자화부이고, 상기 SAR 양자화부는 제1 출력 신호 및 제2 출력 신호를 출력하되, 상기 제1 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 상위 비트들(MSBs)이고, 상기 제2 출력 신호는 상기 SAR 양자화부에서 양자화된 결과값 중 하위 비트들(LSBs)이며,상기 루프 필터부의 NTF는 아래의 수학식과 같이 표현되는 것을 특징으로 하는 델타 시그마 ADC
|
