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제1 전기적 길이를 갖는 제1 전송선로와 등가인 π형 CLC 집중소자를 이용하여 구성된 제1 LC 집중회로와, 상기 제1 LC 집중회로의 일 지점에 연결된 제1 LC 병렬 공진회로를 포함하는 제1 LC 회로부; 및제2 전기적 길이를 갖는 제2 전송선로와 등가인 π형 LCL 집중소자를 이용하여 구성된 제2 LC 집중회로와, 상기 제2 LC 집중회로의 일 지점에 연결된 제2 LC 병렬 공진회로를 포함하는 제2 LC 회로부를 포함하되,상기 제1 및 제2 LC 병렬 공진회로의 인덕터와 캐패시터 값은, 상기 제1 및 제2 LC 회로부를 포함하는 LC 발룬의 각 포트 사이의 S 파라미터를 기반으로 계산되는 것을 특징으로 하는 LC 발룬
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제1항에 있어서,상기 제1 전송선로는 의 전기적 길이를 갖는 전송선로이고, 상기 제2 전송선로는 의 전기적 길이를 갖는 전송선로임을 특징으로 하는 LC 발룬
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3
제1항에 있어서, 상기 제1 LC 회로부는 제1 포트와 제2 포트 사이에 배치되고, 상기 제2 LC 회로부는 제1 포트와 제3 포트 사이에 배치되는 것을 특징으로 하는 LC 발룬
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4
제3항에 있어서, 상기 제1 LC 집중회로는 상기 π형 CLC 집중소자에서 상기 제1 포트에 연결된 캐패시터를 제거하여 구성되고,상기 제2 LC 집중회로는 상기 π형 LCL 집중소자에서 상기 제1 포트에 연결된 인덕터를 제거하여 구성되는 것을 특징으로 하는 LC 발룬
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5
제4항에 있어서, 상기 제1 LC 집중회로의 인덕터는 이등분된 두 개의 인덕터로 구성되고,상기 제1 LC 병렬공진회로는 상기 두 개의 인덕터 사이에 연결되는 것을 특징으로 하는 LC 발룬
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6
제4항에 있어서,상기 제2 LC 집중회로의 캐패시터는 이등분된 두 개의 캐패시터로 구성되고,상기 제2 LC 병렬공진회로는 상기 두 개의 캐패시터 사이에 추가되는 것을 특징으로 하는 LC 발룬
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7
제1항에 있어서, 상기 제1 및 제2 LC 집중회로의 인덕터와 캐패시터 값은 아래 수학식을 통해 계산되는 것을 특징으로 하는 LC 발룬
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8
제1항에 있어서, 상기 제1 및 제2 LC 병렬 공진회로의 인덕터와 캐패시터 값은 아래 수학식을 통해 계산되는 것을 특징으로 하는 LC 발룬
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9
제1항에 있어서, 상기 제1 및 제2 LC 회로부는 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic, LTCC) 기술을 통해 구현되는 것을 특징으로 하는 LC 발룬
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10
제1 전기적 길이를 갖는 제1 전송선로와 등가인 π형 CLC 집중회로와, 상기 π형 CLC 집중회로의 일 지점에 연결된 제1 LC 병렬 공진회로를 포함하는 제1 LC 회로부; 및제2 전기적 길이를 갖는 제2 전송선로와 등가인 π형 LCL 집중회로와, 상기 π형 LCL 집중회로의 일 지점에 연결된 제2 LC 병렬 공진회로를 포함하는 제2 LC 회로부를 포함하되,상기 제1 및 제2 LC 병렬 공진회로의 인덕터와 캐패시터 값은, 상기 제1 및 제2 LC 회로부를 포함하는 LC 발룬의 각 포트 사이의 S 파라미터를 기반으로 계산되는 것을 특징으로 하는 LC 발룬
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11
제1항 또는 제10항에 있어서,상기 제2 LC 병렬 공진회로를 구성하는 인덕터 및 캐패시터는 상기 제1 LC 병렬 공진회로를 구성하는 인덕터 및 캐패시터와 동일한 소자 값을 갖는 것을 특징으로 하는 LC 발룬
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