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1
스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 구동 회로에 있어서,상기 게이트 구동 회로는,상기 스타트 신호에 따라 주기적으로 프리차지되고, 제1 클럭 신호에 따라 부트스트랩되는 Q 노드;상기 스타트 신호에 따라 기준 전위로 방전되고, 제2 클럭 신호에 따라 제1 전압으로 충전되고, 제3 클럭 신호에 따라 기준 전위보다 높은 제2 전압까지 방전되고, 상기 제1 클럭 신호에 따라 상기 제2 전압보다 높은 제3 전압으로 충전되는 QB 노드;상기 제2 클럭 신호에 따라 상기 Q 노드에 충전된 전압을 방전시키고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 풀 다운 트랜지스터; 및상기 풀 다운 트랜지스터와 연결되고, 상기 풀 다운 트랜지스터의 문턱 전압을 보상하는 보상부;를 구비하는 게이트 구동 회로
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2
제1 항에 있어서,상기 Q 노드의 일단은 일단이 제1 트랜지스터(T1)의 소스와 연결되고, 상기 제1 트랜지스터(T1)의 드레인과 게이트는 스타트 신호단(VST)에 연결되고,상기 Q 노드의 타단은 제3 트랜지스터(T3)의 게이트 그리고 제1 커패시터(C1)의 일단과 연결되고, 상기 제1 트랜지스터(T1)의 소스는 제2 트랜지스터(T2)의 소스, 제6 트랜지스터(T6)의 게이트 그리고 제7 트랜지스터(T7)의 드레인과 연결되는 게이트 구동 회로
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3
제2 항에 있어서,상기 QB 노드의 일단은 제9 트랜지스터(T9)의 소스와 연결되고, 상기 제9 트랜지스터(T9)의 드레인과 게이트는 제2 클록 신호단(CLK2)에 연결되고,상기 QB 노드의 타단은 제4 트랜지스터(T4)의 게이트 그리고 제8 트랜지스터(T8)의 게이트와 연결되고, 상기 제9 트랜지스터(T9)의 소스는 제2 커패시터(C2)의 타단, 제5 트랜지스터(T5)의 소스 그리고 상기 제6 트랜지스터(T6)의 드레인과 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 상기 제8 트랜지스터(T8)의 드레인과 연결되는 게이트 구동 회로
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4
제3 항에 있어서,상기 출력 노드는 상기 제3 트랜지스터(T3)의 소스, 상기 제4 트랜지스터(T4)의 소스, 상기 제1 커패시터(C1)의 타단, 제2 트랜지스터(T2)의 드레인, 제10 트랜지스터(T10)의 드레인 그리고 제11 트랜지스터(T11)의 드레인과 연결되는 게이트 구동 회로
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5
제4 항에 있어서,상기 게이트 구동 회로는 상기 제2 트랜지스터(T2)의 게이트, 상기 제3 트랜지스터(T3)의 드레인 그리고 상기 제2 커패시터(C2)의 일단과 연결되는 제1 클록 신호단(CLK1);상기 제5 트랜지스터(T5)의 게이트 및 제10 트랜지스터(T10)의 게이트와 연결되는 제3 클록 신호단(CLK3);상기 제7 트랜지스터(T7)의 게이트 및 상기 제11 트랜지스터(T11)의 게이트와 연결되는 리셋 신호단(RESET); 및상기 제4 트랜지스터(T4)의 소스, 상기 제6 트랜지스터(T6)의 소스, 상기 제7 트랜지스터(T7)의 소스, 상기 제8 트랜지스터(T8)의 소스, 상기 제10 트랜지스터(T10)의 소스 그리고 상기 제11 트랜지스터(T11)의 소스와 연결되는 기준 전위단(VSS);을 구비하는 게이트 구동 회로
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| 6 |
6
제5 항에 있어서,상기 보상부는상기 제5 트랜지스터(T5), 상기 제6 트랜지스터(T6), 상기 제8 트랜지스터(T8), 상기 제9 트랜지스터(T9) 그리고 상기 제2 커패시터(C2)를 구비하는 게이트 구동 회로
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| 7 |
7
제6 항에 있어서, 상기 보상부는 상기 제1 클럭 신호와 상기 제2 클럭 신호를 이용하여 상기 풀 다운 트랜지스터의 문턱 전압을 보상하되,상기 풀 다운 트랜지스터는 상기 제4 트랜지스터(T4)인 게이트 구동 회로
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8
제7 항에 있어서,상기 제8 트랜지스터(T8)와 상기 제4 트랜지스터(T4)는상기 제1 클럭 신호와 상기 제2 클럭 신호를 통해 동시에 충/방전되는 게이트 구동 회로
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9
제8 항에 있어서,상기 게이트 구동 회로는 상기 제2 트랜지스터(T2)를 이용하여 상기 Q 노드와 상기 제4 트랜지스터(T4)를 공유하고,상기 제2 트랜지스터(T2)가 턴 온되면, 상기 Q 노드의 리플 전압을 상기 제4 트랜지스터(T4)를 통해 상기 기준 전위단으로 방전시키는 게이트 구동 회로
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10
복수의 픽셀들을 포함하는 디스플레이 패널;상기 픽셀들에 계조 신호를 제공하는 소스 드라이버; 및스타트 신호를 제공받아 출력 노드로 게이트 구동 신호를 제공하는 게이트 드라이버를 포함하는 디스플레이 장치에 있어서,상기 게이트 구동 회로는,상기 스타트 신호에 따라 주기적으로 프리차지되고, 제1 클럭 신호에 따라 부트스트랩되는 Q 노드;상기 스타트 신호에 따라 기준 전위로 방전되고, 제2 클럭 신호에 따라 제1 전압으로 충전되고, 제3 클럭 신호에 따라 기준 전위보다 높은 제2 전압까지 방전되고, 상기 제1 클럭 신호에 따라 상기 제2 전압보다 높은 제3 전압으로 충전되는 QB 노드;상기 제2 클럭 신호에 따라 상기 Q 노드에 충전된 전압을 방전시키고, 상기 게이트 구동 신호를 상기 출력 노드로 출력하는 풀 다운 트랜지스터; 및상기 풀 다운 트랜지스터와 연결되고, 상기 풀 다운 트랜지스터의 문턱 전압을 보상하는 보상부;를 구비하는 디스플레이 장치
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11
제10 항에 있어서,상기 Q 노드의 일단은 일단이 제1 트랜지스터(T1)의 소스와 연결되고, 상기 제1 트랜지스터(T1)의 드레인과 게이트는 스타트 신호단(VST)에 연결되고,상기 Q 노드의 타단은 제3 트랜지스터(T3)의 게이트 그리고 제1 커패시터(C1)의 일단과 연결되고, 상기 제1 트랜지스터(T1)의 소스는 제2 트랜지스터(T2)의 소스, 제6 트랜지스터(T6)의 게이트 그리고 제7 트랜지스터(T7)의 드레인과 연결되는 디스플레이 장치
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제11 항에 있어서,상기 QB 노드의 일단은 제9 트랜지스터(T9)의 소스와 연결되고, 상기 제9 트랜지스터(T9)의 드레인과 게이트는 제2 클록 신호단(CLK2)에 연결되고,상기 QB 노드의 타단은 제4 트랜지스터(T4)의 게이트 그리고 제8 트랜지스터(T8)의 게이트와 연결되고, 상기 제9 트랜지스터(T9)의 소스는 제2 커패시터(C2)의 타단, 제5 트랜지스터(T5)의 소스 그리고 상기 제6 트랜지스터(T6)의 드레인과 연결되고, 상기 제5 트랜지스터(T5)의 드레인은 상기 제8 트랜지스터(T8)의 드레인과 연결되는 디스플레이 장치
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13
제12 항에 있어서,상기 출력 노드는 상기 제3 트랜지스터(T3)의 소스, 상기 제4 트랜지스터(T4)의 소스, 상기 제1 커패시터(C1)의 타단, 제2 트랜지스터(T2)의 드레인, 제10 트랜지스터(T10)의 드레인 그리고 제11 트랜지스터(T11)의 드레인과 연결되는 디스플레이 장치
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14
제13 항에 있어서,상기 게이트 구동 회로는 상기 제2 트랜지스터(T2)의 게이트, 상기 제3 트랜지스터(T3)의 드레인 그리고 상기 제2 커패시터(C2)의 일단과 연결되는 제1 클록 신호단(CLK1);상기 제5 트랜지스터(T5)의 게이트 및 제10 트랜지스터(T10)의 게이트와 연결되는 제3 클록 신호단(CLK3);상기 제7 트랜지스터(T7)의 게이트 및 상기 제11 트랜지스터(T11)의 게이트와 연결되는 리셋 신호단(RESET); 및상기 제4 트랜지스터(T4)의 소스, 상기 제6 트랜지스터(T6)의 소스, 상기 제7 트랜지스터(T7)의 소스, 상기 제8 트랜지스터(T8)의 소스, 상기 제10 트랜지스터(T10)의 소스 그리고 상기 제11 트랜지스터(T11)의 소스와 연결되는 기준 전위단(VSS);을 구비하는 디스플레이 장치
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제14 항에 있어서,상기 보상부는상기 제5 트랜지스터(T5), 상기 제6 트랜지스터(T6), 상기 제8 트랜지스터(T8), 상기 제9 트랜지스터(T9) 그리고 상기 제2 커패시터(C2)를 구비하는 디스플레이 장치
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제15 항에 있어서, 상기 보상부는 상기 제1 클럭 신호와 상기 제2 클럭 신호를 이용하여 상기 풀 다운 트랜지스터의 문턱 전압을 보상하되,상기 풀 다운 트랜지스터는 상기 제4 트랜지스터(T4)인 디스플레이 장치
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제16 항에 있어서,상기 제8 트랜지스터(T8)와 상기 제4 트랜지스터(T4)는상기 제1 클럭 신호와 상기 제2 클럭 신호를 통해 동시에 충/방전되는 디스플레이 장치
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제17 항에 있어서,상기 게이트 구동 회로는 상기 제2 트랜지스터(T2)를 이용하여 상기 Q 노드와 상기 제4 트랜지스터(T4)를 공유하고,상기 제2 트랜지스터(T2)가 턴 온되면, 상기 Q 노드의 리플 전압을 상기 제4 트랜지스터(T4)를 통해 상기 기준 전위단으로 방전시키는 디스플레이 장치
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