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입력 데이터가 제1 전류-적분 DFE(current-integrating Decision Feedback Equalizing) 처리된 제1 전처리 입력 데이터를 클록 신호(clock signal)의 제1 엣지에 따라 샘플링하여 제1 판정 데이터를 출력하고, 상기 제1 전처리 입력 데이터를 사전 클록 신호(pre-clock signal)의 제1 엣지에 따라 샘플링하여 제1 사전 판정 데이터를 출력하는 제1 샘플링 회로(sampling circuit);상기 입력 데이터가 제2 전류-적분 DFE 처리된 제2 전처리 입력 데이터를 상기 클록 신호의 제2 엣지에 따라 샘플링하여 제2 판정 데이터를 출력하고, 상기 제2 전처리 입력 데이터를 상기 사전 클록 신호의 제2 엣지에 따라 샘플링하여 제2 사전 판정 데이터를 출력하는 제2 샘플링 회로; 및상기 제2 사전 판정 데이터를 궤환시켜 상기 제1 전류-적분 DFE 처리에 이용하는 제1 궤환 탭 회로(feedback tap circuit)를 포함하는판정 궤환 등화기
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제1 항에 있어서,상기 제1 사전 판정 데이터를 궤환시켜 상기 제2 전류-적분 DFE 처리에 이용하는 제2 궤환 탭 회로를 더 포함하는판정 궤환 등화기
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제2 항에 있어서,상기 제1 샘플링 회로는 상기 제1 전류-적분 DFE 처리의 경로에상기 입력 데이터 및 상기 제1 궤환 탭 회로의 출력이 입력되는 제1 가산기; 및상기 제1 가산기의 출력이 입력되는 제1 적분기를 포함하는,판정 궤환 등화기
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제3 항에 있어서,상기 제2 샘플링 회로는 상기 제2 전류-적분 DFE 처리의 경로에상기 입력 데이터 및 상기 제2 궤환 탭 회로의 출력이 입력되는 제2 가산기; 및상기 제2 가산기의 출력이 입력되는 제2 적분기를 포함하는,판정 궤환 등화기
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제4 항에 있어서,상기 제1 샘플링 회로는상기 제1 적분기의 출력을 상기 클록 신호의 제1 엣지에 따라 샘플링하여 상기 제1 판정 데이터를 출력하는 제1 슬라이서; 및상기 제1 적분기의 출력을 상기 사전 클록 신호의 제1 엣지에 따라 샘플링하여 상기 제1 사전 판정 데이터를 출력하는 제1 사전 슬라이서를 더 포함하는,판정 궤환 등화기
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제5 항에 있어서,상기 제2 샘플링 회로는상기 제2 적분기의 출력을 상기 클록 신호의 제2 엣지에 따라 샘플링하여 상기 제2 판정 데이터를 출력하는 제2 슬라이서; 및상기 제2 적분기의 출력을 상기 사전 클록 신호의 제2 엣지에 따라 샘플링하여 상기 제2 사전 판정 데이터를 출력하는 제2 사전 슬라이서를 더 포함하는,판정 궤환 등화기
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제6 항에 있어서,상기 제1 궤환 탭 회로는상기 제2 판정 데이터 및 상기 제2 사전 판정 데이터를 입력받는 제1 OR 게이트;상기 제1 OR 게이트의 출력이 입력되고, 상기 사전 클록 신호의 제2 엣지에 따라 입력 신호에 제1 사전 계수를 가중시켜 상기 제1 가산기로 출력하는 제1 사전 계수 가중 유닛; 및상기 제1 OR 게이트의 출력이 입력되고, 상기 사전 클록 신호의 제2 엣지 및 상기 클록 신호의 제2 엣지에 따라 입력 신호에 제1 계수를 가중시켜 상기 제1 가산기로 출력하는 제1 계수 가중 유닛을 포함하는,판정 궤환 등화기
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제7 항에 있어서,상기 제2 궤환 탭 회로는상기 제1 판정 데이터 및 상기 제1 사전 판정 데이터를 입력받는 제2 OR 게이트;상기 제2 OR 게이트의 출력이 입력되고, 상기 사전 클록 신호의 제1 엣지에 따라 입력 신호에 제2 사전 계수를 가중시켜 상기 제2 가산기로 출력하는 제2 사전 계수 가중 유닛; 및상기 제2 OR 게이트의 출력이 입력되고, 상기 사전 클록 신호의 제1 엣지 및 상기 클록 신호의 제1 엣지에 따라 입력 신호에 제2 계수를 가중시켜 상기 제2 가산기로 출력하는 제2 계수 가중 유닛을 포함하는,판정 궤환 등화기
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제8 항에 있어서,상기 제1 판정 데이터를 순차적으로 래칭하여 상기 제1 궤환 탭 회로 및 상기 제2 궤환 탭 회로로 궤환시키는 제1 래칭 회로(latching circuit)를 더 포함하는판정 궤환 등화기
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10
제9 항에 있어서,상기 제2 판정 데이터를 순차적으로 래칭하여 상기 제1 궤환 탭 회로 및 상기 제2 궤환 탭 회로로 궤환시키는 제2 래칭 회로를 더 포함하는판정 궤환 등화기
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제10 항에 있어서,상기 제1 래칭 회로는상기 제1 판정 데이터를 래칭하는 제1 래치;상기 제1 래치의 출력을 래칭하는 제2 래치를 포함하는,판정 궤환 등화기
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제11 항에 있어서,상기 제2 래칭 회로는상기 제2 판정 데이터를 래칭하는 제3 래치;상기 제3 래치의 출력을 래칭하는 제4 래치를 포함하는,판정 궤환 등화기
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제12 항에 있어서,상기 제1 궤환 탭 회로는상기 제1 래치의 출력이 입력되고, 상기 클록 신호의 제2 엣지에 따라 입력 신호에 제3 계수를 가중시켜 상기 제1 가산기로 출력하는 제3 계수 가중 유닛; 및상기 제4 래치의 출력이 입력되고, 상기 클록 신호의 제2 엣지에 따라 입력 신호에 제4 계수를 가중시켜 상기 제1 가산기로 출력하는 제4 계수 가중 유닛을 더 포함하는,판정 궤환 등화기
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제13 항에 있어서,상기 제2 궤환 탭 회로는상기 제3 래치의 출력이 입력되고, 상기 클록 신호의 제1 엣지에 따라 입력 신호에 제5 계수를 가중시켜 상기 제2 가산기로 출력하는 제5 계수 가중 유닛; 및상기 제2 래치의 출력이 입력되고, 상기 클록 신호의 제1 엣지에 따라 입력 신호에 제6 계수를 가중시켜 상기 제2 가산기로 출력하는 제6 계수 가중 유닛을 더 포함하는,판정 궤환 등화기
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제14 항에 있어서,상기 제1 래치의 출력 신호를 제1 출력 데이터로 이용하고,상기 제3 래치의 출력 신호를 제2 출력 데이터로 이용하는,판정 궤환 등화기
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