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데이터의 선택적 시프트 연산을 이용한 데이터의 확장 및 축소를 위한 병렬 연산용 데이터 변환 장치 및 그 방법

  • 기술번호 : KST2019023377
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 데이터의 선택적 시프트 연산을 이용한 데이터의 확장 및 축소를 위한 병렬 연산용 데이터 변환 장치 및 그 방법을 개시한다. 즉, 본 발명은 입력 데이터에서 여러 특정 위치의 데이터 비트를 선택적으로 미리 설정된 제 1 방향으로 시프트하여 데이터를 확장하거나 또는 상기 입력 데이터에서 여러 특정 위치의 데이터 비트를 선택적으로 미리 설정된 제 2 방향으로 시프트하여 데이터를 축소하는데 있어 병렬적으로 데이터 변환을 수행함으로써, 데이터 크기가 커져도 지연시간이 늘지 않으며, 결함이 발생한 시스템에서 결함 회피를 위한 여분의 자원이 이용 가능할 경우 데이터 변환기의 확장기/축소기를 적용하여 결함 감내 시스템을 구축함으로써 입력 데이터의 특정 위치를 선택적으로 빠르게 추출하는 정보 처리 시스템의 데이터변환 용도로 사용할 수 있다.
Int. CL G06F 9/30 (2018.01.01)
CPC G06F 9/30134(2013.01)
출원번호/일자 1020160107664 (2016.08.24)
출원인 고려대학교 산학협력단
등록번호/일자 10-1805694-0000 (2017.11.30)
공개번호/일자
공고번호/일자 (20171206) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.08.24)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 김선욱 대한민국 경기도 남양주시 도농로 **,
2 김호권 대한민국 경기도 성남시 분당구
3 전재영 대한민국 서울특별시 강동구
4 최규현 대한민국 서울특별시 서초구
5 한영선 대한민국 서울특별시 성북구

대리인

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번호 이름 국적 주소
1 전종학 대한민국 서울특별시 강남구 논현로 ***, 성지*차빌딩 **층 대표:****호 경은국제특허법률사무소 (역삼동)

최종권리자

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번호 이름 국적 주소
1 고려대학교 산학협력단 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.08.24 수리 (Accepted) 1-1-2016-0823456-87
2 선행기술조사의뢰서
Request for Prior Art Search
2017.01.10 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.04.11 수리 (Accepted) 9-1-2017-0011186-74
4 등록결정서
Decision to grant
2017.11.20 발송처리완료 (Completion of Transmission) 9-5-2017-0805444-09
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
데이터의 선택적 시프트 연산을 이용한 데이터의 확장 및 축소를 위한 병렬 연산용 데이터 변환 방법에 있어서,비트 선택 벡터 생성기에 의해, 변환할 데이터들의 비트 위치 정보 및, 확장 또는 축소 모드를 근거로 데이터 변환을 병렬적으로 하기 위한 위치 정보를 제공하는 비트 선택 벡터 리스트를 생성하는 단계;데이터 변환기에 의해, 입력 데이터, 상기 비트 선택 벡터 생성기에 의해 생성된 비트 선택 벡터 리스트 및, 상기 확장 또는 축소 모드를 근거로 시프트 연산을 통해 병렬적으로 상기 입력 데이터를 변환하는 단계; 및상기 데이터 변환기에 의해, 상기 변환된 데이터를 다른 장치에 전송하거나 메모리에 저장하는 단계를 포함하는 병렬 연산용 데이터 변환 방법
2 2
제 1 항에 있어서,상기 확장 또는 축소 모드는,데이터를 송신하거나 저장하는 경우 확장 모드로 설정된 상태이며, 데이터를 수신하거나 읽는 경우 축소 모드로 설정된 상태인 것을 특징으로 하는 병렬 연산용 데이터 변환 방법
3 3
제 1 항에 있어서,상기 비트 선택 벡터 리스트를 생성하는 단계는,데이터 선택 위치에 대한 동적 변화가 없는 시스템일 때, 상기 비트 선택 벡터 생성기에 의해, 미리 설정한 상수 값을 읽는 것을 특징으로 하는 병렬 연산용 데이터 변환 방법
4 4
제 3 항에 있어서,상기 입력 데이터를 변환하는 단계는,상기 데이터 변환기에 의해, 상기 입력 데이터, 상기 읽은 상수 값 및, 상기 확장 또는 축소 모드를 근거로 시프트 연산을 통해 병렬적으로 상기 입력 데이터를 변환하는 것을 특징으로 하는 병렬 연산용 데이터 변환 방법
5 5
제 1 항에 있어서,상기 입력 데이터를 변환하는 단계는,확장 모드일 때, 상기 입력 데이터에서 상기 비트 선택 벡터 리스트에 대응하는 위치의 데이터 비트를 복제하는 과정; 및상기 복제된 데이터 비트를 선택적으로 미리 설정된 제 1 방향으로 시프트하여, 상기 입력 데이터를 확장하는 과정을 포함하는 것을 특징으로 하는 병렬 연산용 데이터 변환 방법
6 6
제 1 항에 있어서,상기 입력 데이터를 변환하는 단계는,축소 모드일 때, 상기 입력 데이터에서 상기 비트 선택 벡터 리스트에 대응하는 위치의 데이터 비트를 삭제하는 과정; 및상기 데이터 비트의 삭제에 따라 남은 데이터 비트를 선택적으로 미리 설정된 제 2 방향으로 시프트하여, 상기 입력 데이터를 축소하는 과정을 포함하는 것을 특징으로 하는 병렬 연산용 데이터 변환 방법
7 7
데이터의 선택적 시프트 연산을 이용한 데이터의 확장 및 축소를 위한 병렬 연산용 데이터 변환 장치에 있어서,변환할 데이터들의 비트 위치 정보 및, 확장 또는 축소 모드를 근거로 데이터 변환을 병렬적으로 하기 위한 위치 정보를 제공하는 비트 선택 벡터 리스트를 생성하는 비트 선택 벡터 생성기; 및입력 데이터, 상기 비트 선택 벡터 생성기에 의해 생성된 비트 선택 벡터 리스트 및, 상기 확장 또는 축소 모드를 근거로 시프트 연산을 통해 병렬적으로 상기 입력 데이터를 변환하고, 상기 변환된 데이터를 다른 장치에 전송하거나 메모리에 저장하는 데이터 변환기를 포함하는 병렬 연산용 데이터 변환 장치
8 8
제 7 항에 있어서,상기 확장 또는 축소 모드는,데이터를 송신하거나 저장하는 경우 확장 모드로 설정된 상태이며, 데이터를 수신하거나 읽는 경우 축소 모드로 설정된 상태인 것을 특징으로 하는 병렬 연산용 데이터 변환 장치
9 9
제 7 항에 있어서,상기 비트 선택 벡터 생성기는,데이터 선택 위치에 대한 동적 변화가 없는 시스템일 때, 미리 설정한 상수 값을 읽는 것을 특징으로 하는 병렬 연산용 데이터 변환 장치
10 10
제 9 항에 있어서,상기 데이터 변환기는,상기 입력 데이터, 상기 읽은 상수 값 및, 상기 확장 또는 축소 모드를 근거로 시프트 연산을 통해 병렬적으로 상기 입력 데이터를 변환하는 것을 특징으로 하는 병렬 연산용 데이터 변환 장치
11 11
제 7 항에 있어서,상기 데이터 변환기는,확장기를 포함하며,상기 확장기는,확장 모드일 때, 상기 입력 데이터에서 상기 비트 선택 벡터 리스트에 대응하는 위치의 데이터 비트를 복제하고, 상기 복제된 데이터 비트를 선택적으로 미리 설정된 제 1 방향으로 시프트하여, 상기 입력 데이터를 확장하는 것을 특징으로 하는 병렬 연산용 데이터 변환 장치
12 12
제 7 항에 있어서,상기 데이터 변환기는,축소기를 포함하며,상기 축소기는,축소 모드일 때, 상기 입력 데이터에서 상기 비트 선택 벡터 리스트에 대응하는 위치의 데이터 비트를 삭제하고, 상기 데이터 비트의 삭제에 따라 남은 데이터 비트를 선택적으로 미리 설정된 제 2 방향으로 시프트하여, 상기 입력 데이터를 축소하는 것을 특징으로 하는 병렬 연산용 데이터 변환 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 전자부품연구원 산업기술혁신사업 Processing in Memory 반도체 아키텍처 및 데이터 집약적 응용처리를 위한 병렬처리 기술 개발