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패킷을 수신 또는 송신하는 네트워크 인터페이스 카드;운영 체제에 의해 접근 가능하며, 상기 패킷이 저장될 수 있도록 상기 패킷에 대응하여 미리 할당된(Pre-allocated) 적어도 하나 이상의 데이터 버퍼와 상기 데이터 버퍼와 분리되어 있으며 상기 패킷에 대응하여 순차적으로 상기 데이터 버퍼와 연결되는 단일 전용헤드(dedicated skb)를 포함하는 메모리; 및상기 패킷이 수신되는 경우, 상기 단일 전용헤드를 상기 데이터 버퍼에 순차적으로 연결시키며, 상기 패킷에 대응되는 수신(Rx) 디스크립터(descriptor)에 기초하여 상기 수신(Rx) 디스크립터에 대응하는 상기 데이터 버퍼에 상기 패킷을 순차적으로 저장하는 패킷 처리부를 포함하고,상기 패킷 처리부는,수신(Rx) 드라이버의 기능콜(function call)에 의해, 상기 패킷들에 대해 체크섬 계산, 방화벽 필터링, 목적지 주소 확인, TTL(Time to live)감소, 방화벽 전달정책 확인 및 송신인터페이스 확인 프로세스를 순차적으로 수행하며,상기 패킷 처리부는 패킷에 대한 5-튜플(Turple) 정보의 해싱결과인 제 1 해싱 인덱스(index)로 구성되는 해싱 테이블과 상기 제 1 해싱 인덱스에 체인형식으로 링크되는 패킷 데이터를 포함하는 패킷정보관리 데이터 베이스; 및상기 네트워크 인터페이스 카드로부터 전송된 제 2 해싱 인덱스를 상기 제 1 해싱 인덱스와 비교하여, 상기 제 1 해싱 인덱스와 상기 제 2 해싱 인덱스가 동일한 경우 상기 제 1 해싱 인덱스에 링크된 패킷 데이터를 상기 패킷에 적용하는 컨트롤러를 포함하고,상기 네트워크 인터페이스 카드는 각각의 패킷에 대한 5-튜플 정보를 해싱하여 상기 각각의 패킷에 대응되는 상기 제 2 해싱 인덱스를 산출하는,고속 패킷 처리 시스템
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청구항 1에 있어서,상기 메모리는,각각의 데이터 버퍼와 대응되며, 상기 데이터 버퍼의 가상주소와 기할당된 DMA(dynamic memory allocation) 주소를 수용할 수 있는 적어도 하나 이상의 데이터 버퍼 디스크립터로 구성되는 데이터 버퍼큐를 더 포함하는,고속 패킷 처리 시스템
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청구항 2에 있어서, 상기 데이터 버퍼큐는,원형 큐의 형태로 구성되며, 상기 데이터 버퍼 디스크립터는 상기 원형 큐에 삽입되는,고속 패킷 처리 시스템
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네트워크 인터페이스 카드를 통해, 패킷이 수신되는 제 1 단계; 및패킷처리부를 통해, 운영 체제 영역 상에서 상기 패킷에 대응하여 메모리를 구성하는 미리 할당된(Pre-allocated) 적어도 하나 이상의 데이터 버퍼에 상기 패킷을 순차적으로 저장하는 제 2 단계를 포함하고,상기 제 2 단계는,상기 패킷이 수신되는 경우, 상기 패킷에 대응되는 상기 적어도 하나 이상의 데이터 버퍼에 단일 전용헤드를 순차적으로 연결하는 단계; 상기 패킷에 대응되는 수신(Rx) 디스크립터에 기초하여, 상기 수신(Rx) 디스크립터에 대응하는 상기 데이터 버퍼에 상기 패킷을 순차적으로 저장하는 단계상기 패킷의 체크섬(checksum)을 계산하는 단계;방화벽(firewall)을 필터링 하는 단계;상기 패킷의 목적지 주소를 확인하는 단계;TTL(Time to live)을 감소하는 단계;방화벽(firewall) 전달 정책을 확인하는 단계; 및송신(Tx) 인터페이스를 확인하는 단계를 포함하며,상기 패킷의 목적지 주소를 확인하는 단계는,네트워크 인터페이스 카드를 통해, 각각의 패킷에 대한 5-튜플 정보를 해싱하여 상기 각각의 패킷에 대응되는 제 2 해싱 인덱스를 산출하는 단계; 및컨트롤러를 통해, 상기 네트워크 인터페이스 카드로부터 전송된 상기 제 2 해싱 인덱스를 패킷정보관리 데이터 베이스에 저장되어 있는 해싱 테이블의 제 1 해싱 인덱스와 비교하여, 상기 제 1 해싱 인덱스와 상기 제 2 해싱 인덱스가 동일한 경우 상기 제 1 해싱 인덱스에 링크된 패킷 데이터를 상기 패킷에 적용하는 단계를 포함하는,고속 패킷 처리 시스템의 제어방법
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