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트렌치 게이트형 탄화규소 모스펫 구조 및 그 제조방법

  • 기술번호 : KST2019024833
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은, 소스전극, 유전체, 오믹층, p형 소스, n형 소스, 게이트절연막, 게이트전극, 드리프트층, 드레인전극을 포함하는 트렌치 게이트형 탄화규소 MOSFET(Metal Oxide Semiconductor Field Effect transistor) 구조 및 그 제조방법에 있어서, 트렌치 바닥에 인가되는 강한 전계를 완화시키기 위해 상기 트렌치의 양측에 배치되어 상기 트렌치의 깊이보다 깊게 형성된 p형 베이스와; 상기 p형 베이스 사이 및 상기 트렌치 바닥에 도통저항을 낮추기 위해 배치된 n형 JFET(junction gate field-effect tarnsistor)층과; 상기 n형 JFET층에 상기 p형 소스보다 얇은 두께로 이루어지는 p형 트렌치바닥접합을 포함하는 것을 기술적 요지로 한다. 이에 의해 트렌치 게이트 바닥의 전계집중으로 인한 게이트 전극 파괴를 막기 위해 트렌치보다 깊은 p형 베이스를 형성하고, 트렌치 바닥에 p형 베이스보다 농도는 높고 접합깊이는 얕으며 p형 베이스로부터 적당한 간격으로 이격되어 있는 p형 트렌치바닥접합으로 구성된 트렌치 게이트 구조를 갖는 효과를 얻을 수 있다.
Int. CL H01L 29/423 (2006.01.01) H01L 29/78 (2006.01.01) H01L 29/16 (2006.01.01) H01L 21/033 (2006.01.01) H01L 29/739 (2006.01.01)
CPC H01L 29/4236(2013.01) H01L 29/4236(2013.01) H01L 29/4236(2013.01) H01L 29/4236(2013.01) H01L 29/4236(2013.01)
출원번호/일자 1020170080888 (2017.06.27)
출원인 한국전기연구원
등록번호/일자
공개번호/일자 10-2019-0001233 (2019.01.04) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2020.03.26)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전기연구원 대한민국 경상남도 창원시 성산구

발명자

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번호 이름 국적 주소
1 강인호 대한민국 경상남도 진주시 강남로 **,
2 나문경 대한민국 경상남도 창원시 성산구

대리인

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번호 이름 국적 주소
1 특허법인부경 대한민국 부산광역시 연제구 법원남로**번길 **, *층 (거제동, 대한타워)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2017.06.27 수리 (Accepted) 1-1-2017-0613393-18
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)		 2020.03.26 수리 (Accepted) 1-1-2020-0318142-72
3 선행기술조사의뢰서
Request for Prior Art Search		 2020.11.13 수리 (Accepted) 9-1-9999-9999999-89
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번호 청구항
1 1
소스전극, 유전체, 오믹층, p형 소스, n형 소스, 게이트절연막, 게이트전극, 드리프트층, 드레인전극을 포함하는 트렌치 게이트형 탄화규소 MOSFET(Metal Oxide Semiconductor Field Effect transistor) 구조에 있어서,트렌치 바닥에 인가되는 강한 전계를 완화시키기 위해 상기 트렌치의 양측에 배치되어 상기 트렌치의 깊이보다 깊게 형성된 p형 베이스와;상기 p형 베이스 사이 및 상기 트렌치 바닥에 도통저항을 낮추기 위해 배치된 n형 JFET(junction gate field-effect tarnsistor)층과;상기 n형 JFET층에 상기 p형 소스보다 얇은 두께로 이루어지는 p형 트렌치바닥접합을 포함하는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조
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제 1항에 있어서,상기 p형 소스는 상기 p형 트렌치바닥접합보다 1
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제 1항에 있어서,상기 n형 JFET층의 이온주입 농도는 상기 p형 베이스의 농도보다 높은 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조
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제 1항에 있어서,상기 트렌치 게이트형 탄화규소 MOSFET 구조는 IGBT(insulated gate bipolar mode transistor)에 적용되는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조
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트렌치 게이트형 탄화규소 MOSFET 구조 제조방법에 있어서,n-JFET층 및 n형 소스와, 트렌치 형성을 위한 식각 마스크를 형성하는 단계와;상기 트렌치 형성 및 제1이온주입마스크를 증착하는 단계와;포토레지스트를 이용하여 식각한 상기 제1이온주입마스크를 이용하여 p형 베이스를 형성하는 단계와;제2이온주입마스크를 증착하고 포토마스크를 통해 p형 소스가 형성될 부분만 식각을 통해 열고, p형 소스와 p형 트렌치바닥접합을 동시에 형성하는 단계와;게이트 절연막 및 전극을 형성하는 단계를 포함하며,p형 트렌치바닥접합은 상기 p형 소스보다 얇은 두께로 이루어지는 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법
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제 5항에 있어서,상기 p형 소스의 두께는 상기 식각 마스크와 상기 제2이온주입층의 두께를 합한 것을 특징으로 하는 트렌치 게이트형 탄화규소 MOSFET 구조 제조방법
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