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1
제 1 입력 신호와 지연된 제 2 입력 신호에 대한 제 1 래치 동작의 준안정 상태를 이용하여 제 1 신호 재생 동작을 수행하고, 제 1 출력 신호를 출력하는 제 1 신호 재생 회로;제 2 입력 신호 및 지연된 제 1 입력 신호에 대한 제 2 래치 동작의 준안정 상태를 이용하여 제 2 신호 재생 동작을 수행하고, 제 2 출력 신호를 출력하는 제 2 신호 재생 회로;상기 제 2 입력 신호를 사전에 결정된 지연 시간만큼 상기 지연된 제 2 입력 신호를 출력하는 제 1 지연 회로; 및상기 제 1 입력 신호를 상기 사전에 결정된 지연 시간만큼 상기 지연된 제 1 입력 신호를 출력하는 제 2 지연 회로를 포함하고,상기 제 1 및 제 2 출력 신호 중 적어도 하나가 하이 레벨이 될 때, 대응하는 신호 재생 동작이 중단되고, 상기 적어도 하나의 출력 신호는 상기 하이 레벨을 유지하고,상기 신호 재생 동작은, 대응하는 래치 동작의 래치 출력 노드들을 전원 전압으로 풀업시키고; 출력 신호에 대응하는 출력 노드를 상기 전원 전압으로 풀업시키고; 및 접지단에 연결된 스위칭부를 턴-오프시킴으로써 중단되는 시간 증폭기
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| 2 |
2
제 1 항에 있어서,상기 제 1 신호 재생 회로는,상기 제 1 입력 신호 및 상기 지연된 제 2 입력 신호를 수신 및 래치하는 제 1 래치부;상기 제 1 래치부의 제 1 래치 출력 노드의 전압과 제 2 래치 출력 노드의 전압 차이에 대응하는 전하를 충전하는 제 1 충전부; 및상기 제 1 래치 출력 노드의 전압과 상기 제 2 래치 출력 노드의 전압에 대한 논리 연산을 수행함으로써 상기 제 1 출력 신호를 출력하는 제 1 게이트 출력부를 포함하는 시간 증폭기
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| 3 |
3
제 2 항에 있어서,상기 제 1 래치부는 SR 래치를 포함하는 시간 증폭기
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| 4 |
4
제 2 항에 있어서,상기 제 1 래치부는,상기 제 1 입력 신호 및 상기 제 2 래치 출력 노드의 전압을 낸드 연산하는 제 1 낸드 게이트;상기 지연된 제 2 입력 신호 및 상기 제 1 래치 출력 노드의 전압을 낸드 연산하는 제 2 낸드 게이트를 포함하는 시간 증폭기
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5
제 4 항에 있어서,상기 제 1 낸드 게이트는,전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 1 피모스 트랜지스터;상기 전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 1 입력 신호를 수신하는 게이트를 갖는 제 2 피모스 트랜지스터;상기 제 1 래치 출력 노드와 제 1 노드 사이에 연결되고, 상기 제 1 입력 신호를 수신하는 게이트를 갖는 제 1 엔모스 트랜지스터; 및상기 제 1 노드와 제 3 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 2 엔모스 트랜지스터를 포함하는 시간 증폭기
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6
제 5 항에 있어서,상기 제 2 낸드 게이트는,상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 3 피모스 트랜지스터;상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 4 피모스 트랜지스터;상기 제 2 래치 출력 노드와 제 2 노드 사이에 연결되고, 상기 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 3 엔모스 트랜지스터; 및상기 제 2 노드와 상기 제 3 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 4 엔모스 트랜지스터를 포함하는 시간 증폭기
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| 7 |
7
제 6 항에 있어서,상기 제 1 래치부는,상기 시간 증폭기의 이득을 조절하기 위하여 상기 제 2 노드와 상기 제 1 노드 사이에 연결된 가변 저항을 더 포함하는 시간 증폭기
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8
제 7 항에 있어서,상기 제 1 충전부는 상기 제 1 래치 출력 노드와 상기 제 2 래치 출력 노드 사이에 연결된 커패시터를 포함하는 시간 증폭기
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| 9 |
9
제 7 항에 있어서,상기 제 1 게이트 출력부는,상기 제 1 래치 출력 노드의 전압과 상기 제 2 래치 출력 노드의 전압을 XOR 연산하는 XOR 게이트를 포함하는 시간 증폭기
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10
제 9 항에 있어서,상기 XOR 게이트는,상기 제 1 래치 출력 노드에 연결된 소스 및 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 5 피모스 트랜지스터;상기 제 2 래치 출력 노드에 연결된 소스 및 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 6 피모스 트랜지스터;상기 제 5 피모스 트랜지스터의 드레인과 제 4 노드 사이에 연결되고, 상기 제 2 래치 출력 노드에 연결된 게이트를 갖는 제 5 엔모스 트랜지스터; 및상기 제 6 피모스 트랜지스터의 드레인과 제 5 노드 사이에 연결되고, 상기 제 1 래치 출력 노드에 연결된 게이트를 갖는 제 6 엔모스 트랜지스터를 포함하는 시간 증폭기
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11
제 10 항에 있어서,상기 제 1 게이트 출력부는,상기 제 6 피모스 트랜지스터의 상기 드레인에 연결된 제 6 노드와 제 7 노드 사이에 연결된 제 1 인버터; 및상기 제 7 노드와 상기 제 1 출력 신호를 출력하는 출력 노드 사이에 연결되는 제 2 인버터를 포함하는 시간 증폭기
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12
제 11 항에 있어서,상기 제 1 출력 신호가 펄스가 될 때, 상기 1 래치 출력 노드, 상기 제 2 래치 출력 노드, 및 상기 제 6 노드의 전압을 전원 전압으로 풀업 시키는 제 1 스위칭부를 더 포함하는 시간 증폭기
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13
제 12 항에 있어서,상기 제 1 스위칭부는,상기 전원단과 상기 제 1 래치 출력 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 7 피모스 트랜지스터;상기 전원단과 상기 제 2 래치 출력 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 8 피모스 트랜지스터; 및상기 전원단과 상기 제 6 노드 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 9 피모스 트랜지스터를 포함하는 시간 증폭기
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14
제 11 항에 있어서,상기 제 3 노드와 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 7 엔모스 트랜지스터;상기 제 4 노드와 상기 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 8 엔모스 트랜지스터; 및상기 제 5 노드와 상기 접지단 사이에 연결되고, 상기 제 7 노드에 연결된 게이트를 갖는 제 9 엔모스 트랜지스터를 포함하는 제 2 스위칭부를 더 포함하는 시간 증폭기
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15
제 11 항에 있어서,상기 제 6 노드에 연결된 드레인과 반전된 지연된 제 2 입력 신호를 수신하는 게이트를 갖는 제 10 엔모스 트랜지스터; 및상기 제 10 엔모스 트랜지스터의 소스에 연결된 드레인, 접지단에 연결된 소스, 반전된 제 1 입력 신호를 수신하는 게이트를 갖는 제 11 엔모스 트랜지스터를 포함하는 제 3 스위칭부를 더 포함하는 시간 증폭기
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16
시간 증폭기의 동작 방법에 있어서:제 1 입력 신호 및 제 2 입력 신호를 각각 사전에 결정된 지연 시간만큼 지연시키는 단계;상기 제 1 입력 신호와 상기 지연된 제 2 입력 신호에 대한 제 1 래치 동작을 통하여 제 1 신호 재생 동작을 수행하고, 상기 제 2 입력 신호와 상기 지연된 제 1 입력 신호에 대한 제 2 래치 동작을 통하여 제 2 신호 재생 동작을 수행하는 단계; 및상기 제 1 및 제 2 신호 재생 동작의 출력 신호들 중 적어도 하나가 펄스가 될 때, 대응하는 신호 재생 동작을 중단시키는 단계를 포함하고,상기 신호 재생 동작을 중단시키는 단계는,대응하는 래치 동작의 래치 출력 노드들을 전원 전압으로 풀업시키는 단계;출력 신호에 대응하는 출력 노드를 상기 전원 전압으로 풀업시키는 단계; 및접지단에 연결된 스위칭부를 턴-오프시키는 단계를 포함하는 방법
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17
제 16 항에 있어서,상기 제 1 및 제 2 래치 동작은 SR 래치 동작을 포함하는 방법
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삭제
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제 16 항에 있어서,상기 제 1 입력 신호 및 상기 제 2 입력 신호가 사라질 때, 상기 출력 노드를 접지 전압으로 풀다운 시키는 단계를 더 포함하는 방법
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20
제 16 항에 있어서,상기 제 1 및 제 2 신호 재생 동작들 중 적어도 하나는 가변 저항에 의거하여 이득을 조절하는 단계를 더 포함하는 방법
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