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반도체 장치 및 그 제조 방법

  • 기술번호 : KST2019026475
  • 담당센터 : 부산기술혁신센터
  • 전화번호 : 051-606-6561
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 장치가 제공된다. 반도체 장치는, 기판, 상기 기판 상에 상기 기판과 수직으로 연장되는 채널층, 상기 채널층의 측면을 감싸는 플로팅 게이트, 상기 플로팅 게이트의 측면을 감싸는 컨트롤 게이트, 상기 컨트롤 게이트 상에 배치되고, 상기 플로팅 게이트의 측면을 감싸는 터널링 게이트를 포함하되, 상기 채널층이 연장되는 방향의 상기 컨트롤 게이트의 두께는 상기 채널층이 연장되는 방향의 상기 터널링 게이트의 두께보다 크다.
Int. CL H01L 29/423 (2006.01.01)
CPC H01L 29/42328(2013.01) H01L 29/42328(2013.01) H01L 29/42328(2013.01) H01L 29/42328(2013.01)
출원번호/일자 1020170041960 (2017.03.31)
출원인 부산대학교 산학협력단
등록번호/일자 10-1830712-0000 (2018.02.13)
공개번호/일자
공고번호/일자 (20180221) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.03.31)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 부산대학교 산학협력단 대한민국 부산광역시 금정구

발명자

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번호 이름 국적 주소
1 김윤 대한민국 부산광역시 북구
2 최현석 대한민국 경상북도 포항시 남구
3 이원주 대한민국 부산광역시 사하구
4 위대훈 대한민국 부산광역시 금정구
5 권희태 대한민국 부산광역시 해운대구
6 박유정 대한민국 부산광역시 금정구

대리인

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번호 이름 국적 주소
1 특허법인가산 대한민국 서울 서초구 남부순환로 ****, *층(서초동, 한원빌딩)

최종권리자

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번호 이름 국적 주소
1 부산대학교 산학협력단 부산광역시 금정구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2017.03.31 수리 (Accepted) 1-1-2017-0319538-23
2 선행기술조사의뢰서
Request for Prior Art Search
2017.05.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.08.16 발송처리완료 (Completion of Transmission) 9-6-2017-0122361-00
4 의견제출통지서
Notification of reason for refusal
2017.08.18 발송처리완료 (Completion of Transmission) 9-5-2017-0576441-56
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2017.10.18 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-1024420-38
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.10.18 수리 (Accepted) 1-1-2017-1024421-84
7 등록결정서
Decision to grant
2018.02.12 발송처리완료 (Completion of Transmission) 9-5-2018-0104034-29
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판 상에 상기 기판과 수직으로 연장되는 채널층;상기 채널층의 측면을 감싸는 플로팅 게이트;상기 플로팅 게이트의 측면을 감싸는 컨트롤 게이트;상기 컨트롤 게이트 상에 배치되고, 상기 플로팅 게이트의 측면을 감싸는 터널링 게이트를 포함하되,상기 채널층이 연장되는 방향으로의 상기 컨트롤 게이트의 두께는 상기 채널층이 연장되는 방향의 상기 터널링 게이트의 두께보다 큰 반도체 장치
2 2
제 1항에 있어서,상기 플로팅 게이트와 상기 컨트롤 게이트 사이의 제1 이격 거리는 상기 플로팅 게이트와 상기 터널링 게이트 사이의 제2 이격 거리와 동일한 반도체 장치
3 3
제 1항에 있어서,상기 채널층의 내부에 배치되어 상기 채널층에 의해 둘러싸이고, 상기 기판과 수직으로 연장되는 내부 절연층을 더 포함하는 반도체 장치
4 4
제 1항에 있어서,상기 플로팅 게이트와 마주보는 상기 컨트롤 게이트의 측면의 제1 면적은 상기 플로팅 게이트와 마주보는 상기 터널링 게이트의 측면의 제2 면적보다 큰 반도체 장치
5 5
제 4항에 있어서,상기 터널링 게이트의 두께에 대한 상기 컨트롤 게이트의 두께의 비율은 2보다 크거나 같고 10보다 작거나 같은 반도체 장치
6 6
제 1항에 있어서,상기 기판과 상기 컨트롤 게이트 사이에 배치되는 제1 절연층과,상기 컨트롤 게이트와 상기 터널링 게이트 사이에 배치되는 제2 절연층을 더 포함하는 반도체 장치
7 7
제 6항에 있어서,상기 채널층은 상기 제1 절연층, 상기 컨트롤 게이트, 상기 제2 절연층 및 상기 터널링 게이트에 의해 완전히 감싸지는 반도체 장치
8 8
제 6항에 있어서,상기 플로팅 게이트는 상기 컨트롤 게이트, 상기 제2 절연층 및 상기 터널링 게이트에 의해 완전히 감싸지는 반도체 장치
9 9
제 1항에 있어서,상기 채널층 상에 배치된 드레인 영역과,상기 채널층과 오버랩되지 않는 상기 기판에 배치되는 소오스 영역을 더 포함하는 반도체 장치
10 10
제 9항에 있어서,상기 컨트롤 게이트에는 삼각 파형의 전위가 인가되고,상기 터널링 게이트 및 상기 드레인 영역에는 펄스 파형의 전위가 인가되고,상기 컨트롤 게이트에 인가되는 전위는 상기 플로팅 게이트의 전위를 결정하는 반도체 장치
11 11
기판 상에 제1 절연층, 제1 게이트층, 제2 절연층 및 제2 게이트층을 순차적으로 적층하고,상기 제1 게이트층, 상기 제2 절연층 및 상기 제2 게이트층을 식각하여 리세스를 형성하고,상기 리세스의 측벽 상에 제1 게이트 절연층을 형성하고,상기 제1 게이트 절연층 상에 플로팅 게이트를 형성하고,상기 플로팅 게이트 상에 제2 게이트 절연층을 형성하고,상기 제2 게이트 절연층 상에 채널 영역을 형성하는 것을 포함하되,상기 제1 게이트층의 두께는 상기 제2 게이트층의 두께보다 큰 반도체 장치의 제조 방법
12 12
제 11항에 있어서,상기 리세스는 상기 제1 게이트층, 상기 제2 절연층 및 상기 제2 게이트층에 의해 완전히 감싸지도록 형성되는 반도체 장치의 제조 방법
13 13
제 11항에 있어서,상기 제1 게이트 절연층을 형성하는 것은,상기 리세스에 의해 노출된 상기 제1 절연층 및 상기 리세스의 측벽 상에 상기 제1 게이트 절연층을 컨포말하게 형성하는 것을 포함하는 반도체 장치의 제조 방법
14 14
제 13항에 있어서,상기 플로팅 게이트를 형성하는 것은,상기 제1 게이트 절연층 상에 제3 게이트층을 컨포말하게 형성하고,상기 제3 게이트층의 하부 및 상기 제1 게이트 절연층의 하부를 식각하여 상기 제1 절연층을 노출시키는 것을 포함하는 반도체 장치의 제조 방법
15 15
제 14항에 있어서,상기 제2 게이트 절연층을 형성하는 것은,상기 리세스에 의해 노출된 상기 제1 절연층 및 상기 플로팅 게이트 상에 제2 게이트 절연층을 컨포말하게 형성하고,상기 제2 게이트 절연층의 하부를 식각하여 상기 기판을 노출시키는 것을 포함하는 반도체 장치의 제조 방법
16 16
제 11항에 있어서,상기 채널 영역을 형성하는 것은,상기 제2 게이트 절연층 상에 상기 리세스를 완전히 채우도록 채널층을 형성하는 것을 포함하는 반도체 장치의 제조 방법
17 17
제 11항에 있어서,상기 채널 영역을 형성하는 것은,상기 제2 게이트 절연층 상에 채널층을 형성하고,상기 채널층 상에 상기 리세스를 완전히 채우도록 내부 절연층을 형성하는 것을 포함하는 반도체 장치의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 부산대학교 신진연구 차세대 컴퓨팅 응용을 위한 3차원 적층형 저항변화 메모리 개발