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제1 입력 펄스를 입력 받으며, 제1 입력 펄스의 레벨에 따라 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지; 및전원을 입력 받고, 제k 스테이지(단, k는 2 내지 n 사이의 자연수)에서 제k 입력 펄스를 입력 받으며, 제m 입력 펄스(단, m은 2 내지 n-1 사이의 자연수)의 레벨에 따라 제m 스테이지가 제m+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제n 스테이지(단, n은 2 이상의 자연수);를 포함하며, 상기 스테이지들 사이의 연결 여부에 따라 상기 전원을 가공하여 출력 펄스로 출력하고,특정의 입력 펄스가 로(low) 신호 레벨을 가지는 경우, 해당 입력 펄스에 관련된 스테이지들이 서로 연결되며,특정의 입력 펄스가 하이(high) 신호 레벨을 가지는 경우, 해당 입력 펄스에 관련된 스테이지들이 단선되는 것을 특징으로 하는 펄스 드라이버
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제1항에 있어서,상기 제2 스테이지 내지 상기 제n 스테이지는 각각 입력되는 전원을 충전하며,상기 제1 스테이지는 각 스테이지들 사이의 연결 여부에 따라 제2 스테이지 내지 제n 스테이지에 충전된 전원을 출력 펄스로 이용하여 전원 보다 큰 레벨을 갖는 출력 펄스의 출력이 가능한 것을 특징으로 하는 펄스 드라이버
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제1항에 있어서,상기 제1 스테이지에서부터 상기 제n 스테이지까지 차례로 연결되면서 출력 펄스의 레벨이 점차 상승하며,상기 제n 스테이지 내지 상기 제1 스테이지가 연결된 후, 상기 제n 스테이지에서부터 상기 제1 스테이지까지 차례로 단선되면서 출력 펄스의 레벨이 점차 하강하는 것을 특징으로 하는 펄스 드라이버
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제1항에 있어서,제1 입력 펄스에서부터 제n 입력 펄스까지 차례로 로(low) 신호 레벨을 가진 후, 제n 입력 펄스에서부터 제1 입력 펄스까지 차례로 하이(high) 신호 레벨을 가지는 것을 특징으로 하는 펄스 드라이버
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제5항에 있어서,클럭 신호를 발생시키는 클럭 발생부;클럭 신호에 대해 지연 동작을 수행하여, 서로 다른 상승 시점을 가지되 상승 시점이 그 순서대로 느린 제1 지연 펄스 내지 제n 지연 펄스를 발생시키는 지연부;제1 지연 펄스 내지 제n 지연 펄스를 가공하여, 제1 반전 펄스 내지 제n 반전 펄스를 발생시키되, 제i 반전 펄스(단, i는 1 내지 n 사이의 자연수)는 제i 지연 펄스의 상승 시점에서 하강 시점을 가지고 제n+1-i 지연 펄스의 하강 시점에서 상승 시점을 가지는 반전부; 및제1 반전 펄스 내지 제n 반전 펄스의 레벨을 변경하여, 제1 입력 펄스 내지 제n 입력 펄스를 발생시키는 레벨 컨버터;를 더 포함하는 것을 특징으로 하는 펄스 드라이버
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제1 입력 펄스를 입력 받으며, 제1 입력 펄스의 레벨에 따라 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지; 및전원을 입력 받고, 제k 스테이지(단, k는 2 내지 n 사이의 자연수)에서 제k 입력 펄스를 입력 받으며, 제m 입력 펄스(단, m은 2 내지 n-1 사이의 자연수)의 레벨에 따라 제m 스테이지가 제m+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제n 스테이지(단, n은 2 이상의 자연수);를 포함하며, 상기 스테이지들 사이의 연결 여부에 따라 상기 전원을 가공하여 출력 펄스로 출력하고,상기 전원은 제k-1 전원이 제k 스테이지에 입력되되 제n 전원이 제n 스테이지에 추가 입력되며,상기 제n 스테이지는 제n 입력 펄스의 레벨에 따라 제n 전원과 연결되거나 단선되는 것을 특징으로 하는 펄스 드라이버
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제1항에 있어서,상기 전원은 공통 전압원인 것을 특징으로 하는 펄스 드라이버
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제1 입력 펄스를 입력 받으며, 제1 입력 펄스의 레벨에 따라 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지; 및전원을 입력 받고, 제k 스테이지(단, k는 2 내지 n 사이의 자연수)에서 제k 입력 펄스를 입력 받으며, 제m 입력 펄스(단, m은 2 내지 n-1 사이의 자연수)의 레벨에 따라 제m 스테이지가 제m+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제n 스테이지(단, n은 2 이상의 자연수);를 포함하며, 상기 스테이지들 사이의 연결 여부에 따라 상기 전원을 가공하여 출력 펄스로 출력하고,상기 제1 스테이지는,타단이 기준단에 연결되어 출력 펄스를 출력하는 로드 캐패시터(Cload);제1 입력 펄스에 따라 로드 캐패시터(Cload)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MN1); 및제1 입력 펄스에 따라 로드 캐패시터(Cload)의 일단과 제1 스테이지의 제1 마디(V1P) 사이를 스위칭하는 p형의 스위치소자(MP1);를 포함하며,상기 제k 스테이지는,타단이 제k 마디(VkP)에 연결된 제k-1 캐패시터(CSk-1);제k 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MNk);제k 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 제k+1 스테이지의 제k+1 마디(Vk+1P) 사이를 스위칭하되, k가 n인 경우에는 제n 입력 펄스에 따라 제n 캐패시터(CSn)의 일단과 전원 사이를 스위칭하는 p형의 스위치소자(MPk);제k 입력 펄스에 따라 기준단과 스위치소자(MPDk)의 게이트 사이를 스위칭하는 n형의 스위치소자(MNSk);제k 입력 펄스에 따라 스위치소자(MNSk)와 스위치소자(MPDk)의 게이트 사이를 스위칭하는 p형의 스위치소자(MPSk); 및게이트에 입력되는 신호에 따라 전원과 제k 마디(VkP) 사이를 스위칭하는 p형의 스위치소자(MPDk);를 포함하는 것을 특징으로 하는 펄스 드라이버
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제1 입력 펄스를 입력 받되 제1 입력 펄스의 레벨에 따라 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지와, 전원을 입력 받고 제k 스테이지(단, k는 2 내지 n 사이의 자연수)에서 제k 입력 펄스를 입력 받되 제m 입력 펄스(단, m은 2 내지 n-1 사이의 자연수)의 레벨에 따라 제m 스테이지가 제m+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제n 스테이지(단, n은 2 이상의 자연수)를 각각 포함하되, 상기 스테이지들 사이의 연결 여부에 따라 상기 전원을 가공하여 출력 펄스로 출력하는 펄스 드라이버의 구동 방법으로서,(a) 입력 펄스를 각 스테이지로 입력시키는 단계; 및(b) 입력 펄스에 따라 각 스테이지들 사이의 연결 여부를 조절하는 단계;를 포함하며,상기 (b) 단계는,특정의 입력 펄스가 로(low) 신호 레벨을 가지는 경우에 해당 입력 펄스에 관련된 스테이지들의 사이를 연결하고, 특정의 입력 펄스가 하이(high) 신호 레벨을 가지는 경우에 해당 입력 펄스에 관련된 스테이지들의 사이를 단선하는 단계를 더 포함하는 것을 특징으로 하는 펄스 드라이버의 구동 방법
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제10항에 있어서,상기 (b) 단계는,상기 제1 스테이지에서부터 상기 제n 스테이지까지를 차례로 연결하여 레벨이 점차 상승하는 출력 펄스를 출력하는 단계; 및상기 제n 스테이지 내지 상기 제1 스테이지가 연결된 후, 상기 제n 스테이지에서부터 상기 제1 스테이지까지를 차례로 단선시켜 레벨이 점차 하강하는 출력 펄스를 출력하는 단계;를 더 포함하는 것을 특징으로 하는 펄스 드라이버의 구동 방법
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제10항에 있어서,상기 (a) 단계는,제1 입력 펄스에서부터 제n 입력 펄스까지가 차례로 로(low) 신호 레벨을 가지도록 입력 펄스들을 입력 시킨 후, 제n 입력 펄스에서부터 제1 입력 펄스까지가 차례로 하이(high) 신호 레벨을 가지도록 입력 펄스들을 입력 시키는 단계를 더 포함하는 것을 특징으로 하는 펄스 드라이버의 구동 방법
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