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제1 도전형 모디파이드 캐스코드 전류 싱크(modified cascode current sink) 회로;상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 캐스코드되어 연결된 제2 도전형 전류 미러 회로 및상기 제2 도전형 전류 미러 회로로부터 전류를 미러링하여 전압을 출력하는 공통 소스 증폭기를 포함하며, 상기 제1 도전형 모디파이드 캐스코드 전류 싱크와 상기 제2 도전형 전류 미러 회로가 연결된 노드로 입력 전류가 제공되고,상기 제1 도전형 모디파이드 캐스코드 전류 싱크에 바이어스 전압을 제공하는 바이어스 회로를 더 포함하며, 상기 바이어스 회로는: 구동전원과 일단이 연결된 저항과,상기 저항의 타단과 연결된 다이오드 결선된 바이어스 트랜지스터를 포함하며,상기 바이어스 트랜지스터의 너비 대 길이가 조절되어 상기 바이어스 전압의 크기가 제어되는 트랜스임피던스 증폭기
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제1항에 있어서,상기 제1 도전형 모디파이드 캐스코드 전류 싱크 회로는,게이트 페어된 제1 트랜지스터와 제2 트랜지스터를 포함하는 제1 페어드 게이트(paired gate) 회로와, 게이트 페어된 제3 트랜지스터와 제4 트랜지스터를 포함하는 제2 페어드 게이트 회로를 포함하며,상기 제1 트랜지스터와 상기 제2 트랜지스터의 페어된 게이트 전극은 상기 제4 트랜지스터의 드레인 전극에 전기적으로 연결된 트랜스임피던스 증폭기
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제1항에 있어서,상기 제2 도전형 전류 미러 회로는게이트 페어된 제2 도전형의 제5 트랜지스터와 제6 트랜지스터를 포함하되, 상기 제6 트랜지스터는 다이오드 결선된 트랜스임피던스 증폭기
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제1항에 있어서,상기 제2 도전형 전류 미러 회로는윌슨 전류 미러 회로인 트랜스임피던스 증폭기
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제4항에 있어서,상기 윌슨 전류 미러 회로는드레인-소스 전압 전압을 대칭적으로 형성하는 다이오드 결선된 제2 도전형의 트랜지스터를 더 포함하는 트랜스임피던스 증폭기
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삭제
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제1항에 있어서,상기 공통 소스 증폭기에 포함된 트랜지스터의 크기는,상기 제2 도전형 전류 미러 회로에 포함된 트랜지스터의 크기에 비하여 큰 트랜스임피던스 증폭기
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