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복수 개의 분산 전력 증폭기(distributed power amplifier)들이 전력 결합된 구조를 포함하는 반도체 소자에 있어서,상기 복수 개의 분산 전력 증폭기들 중 제1 분산 전력 증폭기에 포함되는 복수 개의 트랜지스터들의 게이트 전극들이 연결되어 형성된 제1 게이트 라인; 및상기 제1 분산 전력 증폭기에 포함되는 복수 개의 트랜지스터들의 드레인 전극들이 연결되어 형성된 제1 드레인 라인을 포함하고,상기 제1 게이트 라인은 상기 복수 개의 분산 전력 증폭기들 중 상기 제1 분산 전력 증폭기와 제1 방향으로 인접하는 제2 분산 전력 증폭기의 제2 게이트 라인과 공유되어 공유 게이트 라인을 형성하고, 상기 제1 드레인 라인은 상기 복수 개의 분산 전력 증폭기들 중 상기 제1 분산 전력 증폭기와 제2 방향으로 인접하는 제3 분산 전력 증폭기의 제3 드레인 라인과 공유되어 공유 드레인 라인을 형성하는, 반도체 소자
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제 1항에 있어서, 상기 공유 드레인 라인의 특성 임피던스 및 상기 공유 게이트 라인의 특성 임피던스 각각은 상기 복수 개의 분산 전력 증폭기들이 전력 결합되기 전의 상기 제1 분산 전력 증폭기의 상기 제1 드레인 라인의 특성 임피던스 및 상기 제1 게이트 라인의 특성 임피던스와 동일하게 유지되는, 반도체 소자
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제 3항에 있어서,상기 공유 드레인 라인의 길이 및 상기 공유 게이트 라인의 길이 각각은 상기 복수 개의 분산 전력 증폭기들이 전력 결합되기 전의 상기 제1 분산 전력 증폭기의 상기 제1 드레인 라인의 길이 및 상기 제1 게이트 라인의 길이의 절반으로 감소되는, 반도체 소자
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제 1항에 있어서,상기 반도체 소자는,상기 복수 개의 분산 전력 증폭기들 각각에 포함되는 복수 개의 트랜지스터들의 소스 전극들 각각을 그라운드에 접속하기 위한 소스 바이어 홀(source via-hole)들; 및상기 소스 바이어 홀들 중 인접하는 소스 바이어 홀들을 연결하는 메탈 라인을 더 포함하는, 반도체 소자
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제 1항에 있어서,상기 제1 분산 전력 증폭기는 상기 제1 게이트 라인에서 상기 복수 개의 트랜지스터들 각각에 대응되는 부분들의 길이 및 너비 중 적어도 하나가 일정하지 않거나 상기 제 1 드레인 라인에서 상기 복수 개의 트랜지스터들 각각에 대응되는 부분들의 길이 및 너비 중 적어도 하나가 일정하지 않은 비균일 분산 전력 증폭기(non-uniform distributed power amplifier)인, 반도체 소자
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복수 개의 분산 전력 증폭기들이 전력 결합된 구조를 포함하는 반도체 소자를 제조하는 방법에 있어서,상기 복수 개의 분산 전력 증폭기들 중 제1 분산 전력 증폭기에 포함되는 복수 개의 트랜지스터들의 게이트 전극들이 연결되어 형성된 제1 게이트 라인 및 상기 복수 개의 분산 전력 증폭기들 중 상기 제1 분산 전력 증폭기와 제1 방향으로 인접하는 제2 분산 전력 증폭기의 제2 게이트 라인이 공유되도록 상기 반도체 소자의 기판에 패턴을 형성하는 단계; 및상기 제1 분산 전력 증폭기에 포함되는 복수 개의 트랜지스터들 각각의 드레인 전극들이 연결되어 형성된 제1 드레인 라인 및 상기 제1 분산 전력 증폭기와 제2 방향으로 인접하는 제3 분산 전력 증폭기의 제3 드레인 라인이 공유되도록 상기 반도체 소자의 기판에 패턴을 형성하는 단계를 포함하는, 방법
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제 7항에 있어서,상기 방법은,상기 복수 개의 분산 전력 증폭기들 각각에 포함되는 복수 개의 트랜지스터들의 소스 전극들 각각을 그라운드에 접속하기 위한 소스 바이어 홀들을 상기 반도체 소자의 기판에 형성하는 단계; 및상기 소스 바이어 홀들 중 인접하는 소스 바이어 홀들을 메탈 라인으로 연결하는 단계를 더 포함하는, 방법
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