| 1 |
1
제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스;제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스; 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하는 제1 비교 수단 및 상기 제1 비교 수단과 연결되어 제1 출력 신호를 출력하는 제1 저장 수단을 포함하는 제1 비교부; 및상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하는 제2 비교 수단 및 상기 제2 비교 수단과 연결되어 제2 출력 신호를 출력하는 제2 저장 수단을 포함하는 제2 비교부;를 포함하되,상기 제1 출력 신호와 상기 제2 출력 신호가 조합되어 디지털 신호를 구성하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
| 2 |
2
제1항에 있어서, 상기 제1 먹스 및 상기 제2 먹스는 제1 제어 신호에 의해 제어되되,상기 제1 제어 신호가 로우값인 경우, 상기 제1 먹스 및 상기 제2 먹스는 상기 아날로그 입력 신호를 출력하고, 상기 제1 제어 신호가 하이값인 경우, 상기 제1 먹스는 상기 제1 기준 신호를 출력하고 상기 제2 먹스는 상기 제2 기준 신호를 출력하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
| 3 |
3
삭제
|
| 4 |
4
제2항에 있어서, 상기 제1 비교 수단은 제2 제어 신호 및 제4 제어 신호에 의해 제어되고, 상기 제2 비교 수단은 제3 제어 신호 및 상기 제4 제어 신호에 의해 제어되되,상기 제1 비교 수단은, 상기 제2 제어 신호가 로우값인 경우 상기 제1 기준 신호를 선택하고, 상기 제2 제어 신호가 하이값인 경우 상기 제2 기준 신호를 선택하는 제3 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제1 먹스의 출력값과 상기 제3 먹스의 출력값을 비교하는 제1 비교기;를 포함하고, 상기 제2 비교 수단은, 상기 제3 제어 신호가 로우값인 경우 상기 제2 기준 신호를 선택하고, 상기 제3 제어 신호가 하이값인 경우 상기 제1 기준 신호를 선택하는 제4 먹스; 및 상기 제4 제어 신호가 로우값인 경우 비교 동작을 수행하되 상기 제2 먹스의 출력값과 상기 제4 먹스의 출력값을 비교하는 제2 비교기;를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
| 5 |
5
제4항에 있어서, 상기 제1 비교기 및 상기 제2 비교기 각각은 제1 출력값 및 제2 출력값을 출력하되, 상기 제1 출력값은 상기 제2 출력값의 반전값이며, 상기 제1 저장 수단은, 상기 제1 비교기의 제1 출력값 및 상기 제1 비교기의 제2 출력값을 입력받아 상기 제1 출력 신호를 출력하는 제1 래치를 포함하고, 상기 제2 저장 수단은, 상기 제2 비교기의 제1 출력값 및 상기 제2 비교기의 제2 출력값을 입력받아 상기 제2 출력 신호를 출력하는 제2 래치를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
| 6 |
6
제4항에 있어서, 상기 제1 비교부는, 상기 제1 출력 신호를 이용하여 상기 제2 제어 신호를 생성하는 제1 피드백 수단;을 더 포함하고, 상기 제2 비교부는, 상기 제2 출력 신호를 이용하여 상기 제3 제어 신호를 생성하는 제2 피드백 수단;을 더 포함하되, 상기 제1 피드백 수단 및 상기 제2 피드백 수단은 상기 제1 제어 신호 및 제5 제어 신호에 기초하여 제어되는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
| 7 |
7
제6항에 있어서, 상기 제1 피드백 수단은, 소스 전극으로 상기 제1 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제1 반전 트랜지스터; 소스 전극이 상기 제1 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제1 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제1 반전 트랜지스터의 드레인 전극 및 상기 제1 트랜지스터의 드레인 전극과 연결되는 제1 NAND 게이트; 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 반전 트랜지스터; 및 소스 전극이 상기 제1 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제1 NAND 게이트의 출력단과 연결되는 제2 트랜지스터;를 포함하고, 상기 제2 피드백 수단은, 소스 전극으로 상기 제2 출력 신호가 입력되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되는 제3 반전 트랜지스터; 소스 전극이 상기 제3 반전 트랜지스터의 소스 전극과 연결되고 게이트 전극으로 상기 제1 제어 신호가 입력되는 제3 트랜지스터; 제1 입력단으로 상기 제5 제어 신호가 입력되고 제2 입력단이 상기 제3 반전 트랜지스터의 드레인 전극 및 상기 제3 트랜지스터의 드레인 전극과 연결되는 제2 NAND 게이트; 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 반전 트랜지스터; 및 소스 전극이 상기 제2 NAND 게이트의 제2 입력단과 연결되고, 게이트 전극으로 상기 제1 제어 신호의 반전 신호가 입력되며, 드레인 전극이 상기 제2 NAND 게이트의 출력단과 연결되는 제4 트랜지스터;를 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
| 8 |
8
제7항에 있어서, 제1 시간에서, 상기 제1 제어 신호 및 상기 제4 제어 신호는 하이값이고, 상기 제5 제어 신호는 로우값이며, 상기 제1 시간 이후의 제2 시간에서, 상기 제1 제어 신호는 하이값이고, 상기 제4 제어 신호 및 상기 제5 제어 신호는 로우값이며, 상기 제2 시간 이후의 제3 시간에서, 상기 제1 제어 신호 및 상기 제5 제어 신호는 하이값이고, 상기 제4 제어 신호는 로우값이며, 상기 제3 시간 이후의 제4 시간에서, 상기 제1 제어 신호는 로우값이고, 상기 제5 제어 신호는 하이값이며, 상기 제4 제어 신호는 하이값과 로우값을 반복적으로 변경하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
| 9 |
9
제1 기준 신호 및 아날로그 입력 신호 중 하나를 선택하는 제1 먹스;제2 기준 신호 및 상기 아날로그 입력 신호 중 하나를 선택하는 제2 먹스; 상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제1 먹스의 출력값을 비교하여 제1 출력 신호를 출력하는 제1 비교부; 및상기 제1 기준 신호 및 상기 제2 기준 신호 중 어느 하나의 기준 신호를 선택하고, 상기 선택된 기준 신호와 상기 제2 먹스의 출력값을 비교하여 제2 출력 신호를 출력하는 제2 비교부;를 포함하되,상기 제1 비교부 및 상기 제2 비교부 각각은, 상기 제1 먹스의 출력값/상기 제2 먹스의 출력값과 상기 선택된 기준 신호를 비교하는 비교 수단; 상기 비교 수단에서 출력된 출력값을 저장하는 저장 수단 및 상기 저장 수단에서 출력된 값을 이용하여 상기 비교 수단을 제어하는 제어 신호를 출력하는 피드백 수단을 포함하는 것을 특징으로 하는 아날로그 디지털 데이터 변환기
|
