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IC CHIP의 저전력 테스트 장치의 동작 방법에 있어서,테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해 테스트 패턴을 입력하는 단계;배타적으로 시프트인(Shiftin) 과정 및 시프트아웃(Shiftout) 과정을 수행하는 분할된 스캔 체인으로 상기 테스트 패턴을 로딩하는 단계; 및로드된 자극에 해당하는 테스트 결과에 기초하여, 상기 테스트 대상 반도체에 대한 테스트를 수행하는 단계를 포함하되,상기 테스트 패턴을 로딩하는 단계는하나 이상의 스캔 체인을 단일 스캔 체인으로 간주하고, 상기 단일 스캔 체인을 적어도 둘 이상의 스캔 체인으로 분할된 것으로, 테스트 시간을 절반으로 감소시키고, 전력 소모를 최소화하는 상기 분할된 스캔 체인을 이용하며, 상기 분할된 스캔 체인 각각에 배타적으로 스캔 아웃(scan-out) 및 스캔 인(scan-in)의 순서를 배치하여 평균 전이 횟수 및 첨두 전이 값을 낮추는 것을 특징으로 하는 저전력 테스트 방법
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제1항에 있어서,상기 테스트 패턴을 로딩하는 단계는시프트인(Shiftin) 과정 및 시프트아웃(Shiftout) 과정을 수행하는 분할된 제1 스캔 체인 및 제2 스캔 체인 각각으로 제어 신호를 인가하여, 상기 테스트 패턴에 대한 상기 시프트인 과정 및 상기 시프트아웃 과정을 배타적으로 시프트(shift)하도록 로딩하는 저전력 테스트 방법
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제2항에 있어서,상기 테스트 패턴을 로딩하는 단계는대상 회로의 팬 아웃(fanout)에 기초하여 상기 분할된 스캔 체인 각각으로 상기 시프트인 과정 및 상기 시프트아웃 과정의 순서 배치를 위한 상기 스캔 체인 재배열 기법을 적용하는 저전력 테스트 방법
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IC CHIP의 저전력 테스트 장치에 있어서,테스트 대상 반도체(Device Under Test; DUT)에 대한 테스트를 수행하기 위해, 상기 테스트 대상 반도체의 테스트 패턴에 대한 시프트인(Shiftin) 과정 및 시프트아웃(Shiftout) 과정을 수행하는 분할된 스캔 체인; 및양방향 입출력 패드를 통해 상기 분할된 스캔 체인으로, 상기 시프트인 과정 및 상기 시프트아웃 과정을 설정하는 멀티플렉서를 포함하되,상기 분할된 스캔 체인은 하나 이상의 스캔 체인을 단일 스캔 체인으로 간주하고, 상기 단일 스캔 체인을 적어도 둘 이상의 스캔 체인으로 분할된 것으로, 테스트 시간을 절반으로 감소시키고, 전력 소모를 최소화하며,상기 멀티플렉서는스캔 아웃(scanout) 및 스캔 인(scanin)의 순서를 배치하여 평균 전이 횟수 및 첨두 전이 값을 낮추는 것을 특징으로 하는 저전력 테스트 장치
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제4항에 있어서, 상기 멀티플렉서 및 상기 양방향 입출력 패드를 통해 상기 시프트인 과정 및 상기 시프트아웃 과정을 선택적으로 수행하도록 제어하는 컨트롤러를 더 포함하며,상기 멀티플렉서는상기 컨트롤러부터 수신되는 제어 신호를 통해 테스트 경로를 설정하는 저전력 테스트 장치
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제6항에 있어서, 상기 멀티플렉서는 대상 회로의 팬 아웃(fanout)에 기초하여 상기 분할된 스캔 체인 각각으로 상기 시프트인 과정 및 상기 시프트아웃 과정의 순서 배치를 위한 상기 스캔 체인 재배열 기법을 적용하는 저전력 테스트 장치
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제6항에 있어서, 상기 양방향 입출력 패드는적어도 하나 이상의 상기 분할된 스캔 체인에 대해 상기 시프트인 과정 및 상기 시프트아웃 과정을 수행하는 저전력 테스트 장치
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