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제1 방향으로 배열된 제1 전도체;상기 제1 전도체 위에 배치되고, 제2 방향으로 배열된 제2 전도체;상기 제2 전도체 위에 배치되고, 제3 방향으로 배열된 제3 전도체; 및상기 제1 전도체, 상기 제2 전도체 및 상기 제3 전도체의 교차되는 부분의 상기 제1 전도체 및 상기 제2 전도체의 사이에 배치되는 선택 소자와, 상기 제2 전도체 및 상기 제3 전도체의 사이에 배치되는 메모리 소자를 포함하고,상기 제1 전도체, 제2 전도체 및 제3 전도체는 각각 워드라인, 선택라인 및 비트라인이고,상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 상기 제1 전도체, 상기 제2 전도체 및 상기 제3 전도체 각각이 육각형 구조의 서로 다른 한 축으로 배열되도록 결정되는전자 소자
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제1항에 있어서,상기 선택 소자 및 상기 메모리 소자는 칼코겐화물로 형성된전자 소자
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제1 방향으로 배열된 제1 전도체;상기 제1 전도체 위에 배치되고, 제2 방향으로 배열된 제2 전도체;상기 제2 전도체 위에 배치되고, 제3 방향으로 배열된 제3 전도체; 및상기 제1 전도체, 상기 제2 전도체 및 상기 제3 전도체의 교차되는 부분의 상기 제1 전도체 및 상기 제2 전도체의 사이에 배치되는 제1 메모리 소자와, 상기 제2 전도체 및 상기 제3 전도체의 사이에 배치되는 제2 메모리 소자를 포함하고,상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 상기 제1 전도체, 상기 제2 전도체 및 상기 제3 전도체 각각이 육각형 구조의 서로 다른 한 축으로 배열되도록 결정되는전자 소자
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제5항에 있어서,상기 메모리 소자들 각각은 메모리 셀 및 선택 소자를 포함하는전자 소자
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제5항에 있어서,상기 제1 메모리 소자 및 상기 제2 메모리 소자는 칼코겐화물로 형성된전자 소자
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제1 방향으로 배열되어 서로 평행한 제1 전도체들;상기 제1 전도체들 위에 배치되고, 제2 방향으로 배열되어 서로 평행한 제2 전도체들;상기 제2 전도체들 위에 배치되고, 제3 방향으로 배열되어 서로 평행한 제3 전도체들; 및상기 제1 전도체들, 상기 제2 전도체들 및 상기 제3 전도체들의 교차되는 부분의 상기 제1 전도체 및 상기 제2 전도체의 사이에 배치된 메모리 소자 또는 선택 소자와, 상기 제2 전도체 및 상기 제3 전도체의 사이에 배치된 메모리 소자 또는 선택 소자로 구성된 복수개의 단위 소자를 포함하고,상기 제1 전도체, 제2 전도체 및 제3 전도체는 각각 워드라인, 선택라인 및 비트라인이고,상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 메모리 장치의 탑 뷰(top view)가 육각형 구조를 갖도록 형성되는전자 소자
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제9항에 있어서,상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 상기 제1 전도체들 상기 제2 전도체들 및 상기 제3 전도체들이 배열된 탑 뷰(top view)가 상기 육각형 구조를 형성하도록 결정되는전자 소자
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제9항에 있어서,상기 복수의 단위 소자를 구성하는 상기 메모리 소자 또는 상기 선택 소자는 칼코겐화물로 형성된전자 소자
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제1 방향으로 배열된 제1 전도체, 제2 방향으로 배열되고 상기 제1 전도체의 위에 위치하는 제2 전도체 및 제3 방향으로 배열되고 상기 제2 전도체의 위에 위치하는 제3 전도체를 포함하는 전자 소자의 어드레싱 방법으로서,상기 제1 전도체에 인가되는 제1 전압과 상기 제2 전도체에 인가되는 제2 전압의 전압차에 의해 상기 제1 전도체와 상기 제2 전도체 사이의 선택 소자를 선택하는 단계; 및상기 제2 전압을 차단하고, 상기 제1 전도체에 인가되는 제1 전압과 상기 제3 전도체에 인가되는 제3 전압의 전압차에 의해 상기 제2 전도체와 상기 제3 전도체 사이의 메모리 소자를 선택하는 단계를 포함하고,상기 제1 전도체, 제2 전도체 및 제3 전도체는 각각 워드라인, 선택라인 및 비트라인이고,상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 상기 제1 전도체, 상기 제2 전도체 및 상기 제3 전도체 각각이 육각형 구조의 서로 다른 한 축으로 배열되도록 결정되고,상기 제1 전압과 상기 제2 전압의 전압차는 문턱(Threshold) 전압을 초과하는전자 소자의 어드레싱 방법
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제14항에 있어서,상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 상기 제1 전도체들 상기 제2 전도체들 및 상기 제3 전도체들이 배열된 탑 뷰(top view)가 상기 육각형 구조를 형성하도록 결정되는전자 소자의 어드레싱 방법
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제1 방향으로 배열되어 서로 평행한 워드라인들;상기 워드라인들 위에 배치되고, 제2 방향으로 배열되어 서로 평행하며 특정 소자를 선택하는 선택라인들;상기 선택라인들 위에 배치되고, 제3 방향으로 배열되어 서로 평행한 비트라인들; 및상기 워드라인들, 선택라인들 및 비트라인들의 전압 인가를 제어하여 상기 워드라인들 및 선택라인들 사이에 배치된 제1 소자 또는 상기 선택라인들 및 상기 비트라인들 사이에 배치된 제2 소자의 어드레싱을 제어하는 어드레싱 제어부를 포함하고,상기 제1 방향, 상기 제2 방향 및 상기 제3 방향은 상기 워드라인들 중 어느 하나의 워드라인, 상기 선택라인들 중 어느 하나의 선택라인 및 상기 비트라인들 중 어느 하나의 비트라인 각각이 육각형 구조의 서로 다른 한 축으로 배열되도록 결정되는전자 소자
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