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서로 상보적 관계를 가지는 제1 비트라인과 제2 비트라인을 포함하는 비트라인 쌍;프리차지(pre-charge) 신호가 활성화되면, 초기 전압 레벨에 따른 제1 전압 레벨을 상기 비트라인 쌍으로 인가하는 프리차지 회로부;상기 비트라인 쌍 사이에 위치하며, 제1 센싱노드와 제2 센싱노드를 포함하고, 상기 비트라인 쌍과 상기 센싱노드들을 전기적으로 연결하거나 차단하며, 상기 제1 비트라인과 제2 비트라인 사이의 전위차를 증가시키는 프리센싱 회로부; 및 상기 프리센싱 회로부로부터 상기 제1 비트라인과 제2 비트라인 사이의 전위차가 증폭된 이후, 제2 인에이블 신호에 따라 상기 센싱노드들의 전압 레벨을 풀다운(pull-down) 구동하는 풀다운 회로부를 포함하되,상기 프리센싱 회로부는, 상기 제1 센싱노드 및 제2 센싱노드의 전압 레벨을 증폭시키기 위해 풀업 구동하는 풀업 회로부를 포함하고, 상기 풀업 회로부는 복수개의 PMOS 트랜지스터들로 구성되고, 상기 복수개의 PMOS 트랜지스터들 중 일부는 래치형(latch type) PMOS 트랜지스터이며,상기 프리센싱 회로부는, 상기 제1 센싱노드 또는 제2 센싱노드와 상기 래치형 PMOS 트랜지스터와 연결되며, 인가되는 부스팅 제어신호에 따라 상기 제1 센싱노드 또는 상기 제1 센싱노드의 전위를 증폭시키는 부스팅 커패시터를 더 포함하는 것을 특징으로 하는 센스 앰프 회로
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제1 항에 있어서,제1 인에이블(enable) 신호의 인가 여부에 따라 상기 제1 비트라인과 전기적으로 연결되거나 차단되어, 상기 제1 비트라인으로 셀 데이터를 입력하거나 출력하는 입출력부를 더 포함하는 것을 특징으로 하는 센스 앰프 회로
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제2항에 있어서, 상기 입출력부는, 상기 셀 데이터를 저장하고 있는 셀 커패시터; 및상기 제1 인에이블 신호에 따라 상기 셀 데이터를 상기 제1 비트라인으로 입력하거나 출력할 수 있도록 상기 셀 커패시터와 상기 제1 비트라인을 연결하거나 차단하는 워드라인(wordline) 트랜지스터;를 더 포함하고,상기 입출력부는 상기 제1 인에이블 신호에 따라 상기 워드라인 트랜지스터가 활성화되어, 상기 셀 커패시터와 상기 제1 전압 레벨이 인가된 상기 제1 비트라인을 연결시킴으로써 상기 제1 비트라인의 전위를 증폭시키는 것을 특징으로 하는 센스 앰프 회로
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제1항에 있어서, 상기 프리센싱 회로부는, 리스토어(restore) 제어신호의 인가 여부에 따라 상기 센싱노드들과 상기 비트라인 쌍을 연결하거나 차단하는 리스토어 트랜지스터; 및프리센싱 제어신호의 인가 여부에 따라 상기 비트라인 쌍과 상기 풀업 회로부를 연결하거나 차단하는 프리센싱 트랜지스터;를 더 포함하는 것을 특징으로 하는 센스 앰프 회로
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제5항에 있어서, 상기 제1 센싱노드 및 제2 센싱노드는, 상기 리스토어 트랜지스터, 상기 래치형 PMOS 트랜지스터 및 상기 풀다운 회로부를 연결하는 노드에 위치하는 것을 특징으로 하는 센스 앰프 회로
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제1항에 있어서, 상기 풀다운 회로부는 복수개의 NMOS 트랜지스터들로 구성되고, 상기 복수개의 NMOS 트랜지스터들 중 일부는 래치형(latch type) NMOS 트랜지스터인 것을 특징으로 하는 센스 앰프 회로
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