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컴퓨터로 구현되는 정적 타이밍 분석 장치에 의해 수행되는 정적 타이밍 분석 방법에 있어서,집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장하는 단계;상기 동작영역에서의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장하는 단계; 및상기 제1 및 제2 라이브러리에 기초하여 상기 집적회로에 포함된 타이밍 패스를 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 상기 딜레이 분포 및 상기 스케일링 팩터에 기초하여 보정된 딜레이 분포 정보를 계산하는 단계를 포함하고,상기 보정된 딜레이 분포 정보를 계산하는 단계는,상기 게이트들 중 제n 게이트(여기서, n은 2 이상의 자연수)의 딜레이 분포에 상기 게이트들 중 제1 게이트 내지 제n 게이트에 대한 스케일링 팩터들을 누적으로 곱하여 상기 제n 게이트의 보정된 딜레이 분포를 결정하고, 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 순차적으로 컨볼루션하여 합성 딜레이 분포를 계산하며,상기 게이트들 각각에 대한 스케일링 팩터는,상기 게이트들 각각의 게이트 특성에 따라 독립적인 값으로 결정되고,상기 게이트 특성은,게이트를 구성하는 모스펫(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)들의 폭(width) 및 길이(length)와 같은 물리적인 스펙을 포함하는 것을 특징으로 하는정적 타이밍 분석 방법
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제1항에 있어서,상기 동작영역은 니어 쓰레스홀드 볼티지(Near Threshold Voltage) 영역인 정적 타이밍 분석 방법
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제1항에 있어서,상기 타이밍 패스는 크리티컬 패스인 정적 타이밍 분석 방법
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제1항에 있어서,상기 제1 라이브러리에 저장하는 단계는,전기 용량 및 슬루에 기초하여 상기 동작영역에서의 게이트에 대한 딜레이 정보를 계산하는 단계;상기 딜레이 정보에 기초하여 가우시안 분포 및 로그노말 분포에 대한 에러 정보를 계산하는 단계; 및상기 가우시안 분포 및 상기 로그노말 분포에 대한 에러 정보에 기초하여 상기 딜레이 분포 정보를 결정하고 상기 제1 라이브러리에 저장하는 단계를 포함하는정적 타이밍 분석 방법
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제1항에 있어서,상기 제2 라이브러리에 저장하는 단계는,스케일링 팩터를 계산하고자 하는 측정 게이트를 포함하는 패스에 대한 시뮬레이션 결과에 기초하여 제1 딜레이 분포 정보를 확인하는 단계; 상기 제1 라이브러리에 기초하여 상기 패스의 제2 딜레이 분포 정보를 확인하는 단계; 및상기 제1 및 제2 딜레이 분포 정보에 기초하여 상기 측정 게이트의 스케일링 팩터를 포함하는 스케일링 팩터 정보를 생성하고 상기 제2 라이브러리에 저장하는 단계를 포함하는정적 타이밍 분석 방법
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제1항에 있어서,상기 타이밍 패스의 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 컨볼루션하여 합성 딜레이 분포를 계산하고 상기 집적회로에 포함된 타이밍 패스의 타이밍 위반여부를 확인하는 단계를 더 포함하는정적 타이밍 분석 방법
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집적회로의 동작영역에서의 딜레이 분포 정보를 제1 라이브러리에 저장하는 제1 라이브러리 저장부;상기 동작영역에서의 슬루 편차 전파 효과를 반영하는 스케일링 팩터 정보를 제2 라이브러리에 저장하는 제2 라이브러리 저장부; 및상기 제1 및 제2 라이브러리에 기초하여 상기 집적회로에 포함된 타이밍 패스를 형성하는 게이트들 각각에 대한 딜레이 분포 및 스케일링 팩터를 결정하고, 상기 딜레이 분포 정보 및 상기 스케일링 팩터 정보에 기초하여 보정된 딜레이 분포 정보를 계산하는 분포 결정부를 포함하고,상기 분포 결정부는,상기 게이트들 중 제n 게이트(여기서, n은 2 이상의 자연수)의 딜레이 분포에 상기 게이트들 중 제1 게이트 내지 제n 게이트에 대한 스케일링 팩터들을 누적으로 곱하여 상기 제n 게이트의 보정된 딜레이 분포를 결정하고 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 순차적으로 컨볼루션하여 합성 딜레이 분포를 계산하며,상기 게이트들 각각에 대한 스케일링 팩터는,상기 게이트들 각각의 게이트 특성에 따라 독립적인 값으로 결정되고,상기 게이트 특성은,게이트를 구성하는 모스펫(Metal Oxide Semiconductor Field Effect Transistor, MOSFET)들의 폭(width) 및 길이(length)와 같은 물리적인 스펙을 포함하는 것을 특징으로 하는정적 타이밍 분석 장치
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제7항에 있어서,상기 동작영역은 니어 쓰레스홀드 볼티지(Near Threshold Voltage) 영역인 정적 타이밍 분석 장치
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제7항에 있어서,상기 타이밍 패스는 크리티컬 패스인 정적 타이밍 분석 장치
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제7항에 있어서,상기 제1 라이브러리 저장부는,전기 용량 및 슬루에 기초하여 상기 동작영역에서의 게이트에 대한 딜레이 정보를 계산하고, 상기 딜레이 정보에 기초하여 가우시안 분포 및 로그노말 분포에 대한 에러 정보를 계산하며, 상기 가우시안 분포 및 상기 로그노말 분포에 대한 에러 정보에 기초하여 상기 딜레이 분포 정보를 계산하고 상기 제1 라이브러리에 저장하는정적 타이밍 분석 장치
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제7항에 있어서,상기 제2 라이브러리 저장부는,스케일링 팩터를 계산하고자 하는 측정 게이트를 포함하는 패스들에 대한 시뮬레이션 결과에 기초하여 제1 딜레이 분포 정보를 확인하고, 상기 제1 라이브러리에 기초하여 상기 패스의 제2 딜레이 분포 정보를 확인하며, 상기 제1 및 제2 딜레이 분포 정보에 기초하여 스케일링 팩터 정보를 생성하고 상기 제2 라이브러리에 저장하는정적 타이밍 분석 장치
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제7항에 있어서,상기 타이밍 패스의 앞 단 게이트의 딜레이 분포와 뒷 단 게이트들의 보정된 딜레이 분포들을 컨볼루션하여 합성 딜레이 분포를 계산하고 상기 집적회로에 포함된 타이밍 패스의 타이밍 위반여부를 확인하는 확인부를 더 포함하는정적 타이밍 분석 장치
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