| 1 |
1
반도체 기판의 표면 상에 형성되며, 스위칭 동작을 통해 전자의 충방전 경로를 형성하는 전하 제어부;상기 전하 제어부에 연결되고, 상기 반도체 기판 상에 형성되며, 충전된 전자의 양에 따라 저항이 결정되어 출력 전압을 생성하는 전하 저장부; 및상기 전하 저장부를 중심으로 상기 전하 제어부에 대향하는 위치에 형성되고, 충전 전압 또는 읽기 전압이 인가되는 바이어스 인가부를 포함하고,상기 전하 제어부를 통해 상기 전하 저장부에 전자는 충전 또는 방전되고, 전하 저장부에 저장된 전자에 의해 유도되는 양전하 또는 도핑된 음전하의 양에 따라 상기 전하 저장부의 저항은 결정되고, 상기 출력 전압은 상기 전하 저장부의 저항에 의해 결정되는 것을 특징으로 하는 반도체 소자
|
| 2 |
2
제1항에 있어서, 상기 전하 제어부는상기 기판 상에 형성된 절연층;상기 절연층 상에 형성된 p-n 접합 구조를 가지는 박막 반도체층; 및상기 박막 반도체층 상 형성된 제어 게이트층을 포함하는 것을 특징으로 하는 반도체 소자
|
| 3 |
3
제2항에 있어서, 상기 박막 반도체층은상기 절연층 상에 형성된 n+의 고농도로 도핑된 제1 박막 도핑층, 상기 제1 박막 도핑층과 접하고, p-의 저농도로 도핑된 제2 박막 도핑층, 및 상기 제2 박막 도핑층과 접하고, p+의 고농도로 도핑된 제3 박막 도핑층을 포함하는 것을 특징으로 하는 반도체 소자
|
| 4 |
4
제2항에 있어서, 상기 전하 저장부는상기 반도체 기판 상에 형성된 n웰;상기 n웰 내에 형성된 제1 도핑층;상기 n웰 내에 형성되고, 상기 제1 도핑층과 이격공간을 가지고 형성된 제2 도핑층; 및상기 n웰과 상기 제2 도핑층 상에 형성된 입력 컨택을 포함하는 것을 특징으로 하는 반도체 소자
|
| 5 |
5
제4항에 있어서, 상기 제1 도핑층과 상기 제2 도핑층 사이의 이격공간에 형성되는 양전하에 따라 상기 전하 저장부의 저항은 변경되는 것을 특징으로 하는 반도체 소자
|
| 6 |
6
제5항에 있어서, 상기 제1 도핑층과 상기 제2 도핑층 사이의 이격공간 상에는 제어 절연막이 형성되고, 상기 전하 제어부에 연결된 전하 저장 배선에 의해 전하의 충전 또는 방전 동작이 수행되는 것을 특징으로 하는 반도체 소자
|
| 7 |
7
제4항에 있어서, 상기 바이어스 인가부는상기 반도체 기판 상에 형성되고, n+로 고농도로 도핑된 바이어스 도핑층; 및상기 바이어스 도핑층과 상기 n웰 사이의 이격공간에 형성된 바이어스 게이트층을 포함하는 것을 특징으로 하는 반도체 소자
|
| 8 |
8
제2항에 있어서, 상기 전하 저장부는상기 박막 반도체층과 전기적으로 연결된 전하 저장 배선에 접하고, 반도체 기판으로부터 함몰된 영역에 형성된 전하 저장층;상기 전하 저장층의 측벽을 따라 형성된 절연성의 전하 차단층;상기 반도체 기판의 표면으로부터 형성되고, 상기 전하 차단층의 측벽을 따라 형성되며, p+로 고농도로 도핑된 출력 도핑층; 및상기 출력 도핑층의 대향하는 위치에 형성되고 p+로 고농도로 도핑되며, 상기 바이어스 인가부와 연결되는 입력 도핑층을 포함하는 것을 특징으로 하는 반도체 소자
|
| 9 |
9
제8항에 있어서, 상기 바이어스 인가부는상기 반도체 기판 상에 형성된 제2 절연층;상기 제2 절연층 상에 형성된 제2 박막 반도체층; 및상기 제2 박막 반도체층 상에 형성된 바이어스 게이트층을 포함하고,상기 제2 박막 반도체층의 일부는 입력 컨택을 통해 상기 입력 도핑층과 연결되는 것을 특징으로 하는 반도체 소자
|
| 10 |
10
제2항에 있어서, 상기 전하 저장부는상기 반도체 기판 표면으로부터 소정 깊이까지 형성된 n웰;상기 n웰 내에 형성된 전하 저장층;상기 n웰 내에 형성되고, 상기 전하 저장층의 측벽과 저면을 따라 형성된 전하 차단층;상기 반도체 기판 표면으로부터 상기 n웰 내의 상기 전하 차단층의 측벽을 따라 형성되고, p+로 고농도로 도핑된 출력 도핑층; 및상기 출력 도핑층과 대향하여 상기 전하 차단층의 측벽을 따라 형성되며, p+로 고농도로 도핑된 입력 도핑층을 포함하고,상기 n웰은 상기 바이어스 인가부에 도핑영역의 일부를 공유하는 것을 특징으로 하는 반도체 소자
|
| 11 |
11
제10항에 있어서, 상기 전하 저장부는 상기 입력 도핑층과 상기 n웰의 전기적 연결을 위한 입력 컨택을 더 포함하는 것을 특징으로 하는 반도체 소자
|
| 12 |
12
제10항에 있어서, 상기 바이어스 인가부는상기 반도체 기판 상에 형성된 바이어스 게이트층; 및상기 바이어스 게이트층의 측면에 형성된 바이어스 도핑층을 포함하고,상기 바이어스 인가부는 상기 n웰을 도핑 영역으로 공유하여 NMOS 트랜지스터 구조를 가지는 것을 특징으로 하는 반도체 소자
|
| 13 |
13
제2항에 있어서, 상기 전하 저장부는상기 박막 반도체층과 전기적으로 연결된 전하 저장 배선에 연결되고, 반도체 기판으로부터 함몰된 영역에 형성된 전하 저장층;상기 전하 저장층의 측벽을 따라 형성된 전하 차단층;상기 반도체 기판의 표면으로부터 내부를 향해 형성되고, 상기 전하 차단층의 측벽을 따라 형성되며, n+로 도핑된 출력 도핑층;상기 출력 도핑층의 대향하는 위치에 형성되고 n+로 도핑되며, 상기 바이어스 인가부와 연결되는 입력 도핑층; 및상기 출력 도핑층과 상기 입력 도핑층과 연결되고, 상기 전하 차단층의 측벽 또는 하부 영역에 형성되며, n형으로 도핑된 채널층을 포함하는 것을 특징으로 하는 반도체 소자
|
| 14 |
14
제13항에 있어서, 상기 바이어스 인가부는상기 반도체 기판 상에 형성된 바이어스 게이트층; 및상기 바이어스 게이트층의 측면에 형성된 바이어스 도핑층을 포함하고,상기 바이어스 인가부는 상기 입력 도핑층을 도핑 영역으로 공유하여 NMOS 트랜지스터 구조를 가지는 것을 특징으로 하는 반도체 소자
|
