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동위상 클럭 라인을 이용한 멀티칩 시스템에 있어서,제1 전압 신호가 인가된 제1 칩;제2 전압 신호가 인가된 제2 칩; 및상기 제1 칩 및 상기 제2 칩을 연결하는 클럭 라인;을 포함하고,상기 클럭 라인은,상기 제1 전압 신호 및 상기 제2 전압 신호가 서로 동일한 주파수 및 동일한 위상을 가지는 클럭 신호로 출력되기 위하여, 동일한 프랙탈 구조를 가지는 상기 제1 칩 및 상기 제2 칩의 세 끝 단을 서로 연결시켜주는 클럭 라인인 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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제1 항에 있어서,상기 제1 칩 및 상기 제2 칩은, CMOS(complementary metal-oxide semiconductor) 칩인 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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3
제1 항에 있어서,상기 제1 칩 및 상기 제2 칩은 각각 TTL(Transistor-Transistor Logic) 회로를 하나 이상 포함하는 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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제1 항에 있어서,상기 제1 칩 및 상기 제2 칩은 GHz급 주파수에서 동작되는 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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제1 항에 있어서,상기 프랙탈 구조는 복수 개의 셀(cell)들의 집합으로 구성되며,각 노드 사이에 홀수 개의 인버터가 직렬로 위치하고, 각 셀의 세 끝 단은 서로 다른 클럭 신호를 출력하는 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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동위상 클럭 라인을 이용한 멀티칩 시스템에 있어서,프랙탈 구조를 가지는 제1 칩 및 제2 칩; 및상기 제1 칩 및 상기 제2 칩을 연결시키는 클럭 버스 라인을 포함하고,상기 제1 칩은,제1 클럭 신호를 인가받는 입력부;상기 제1 클럭 신호가 상기 제2 칩의 제2 클럭 신호와 동위상 동일 주파수의 제3 클럭 신호가 되도록 하는 클럭 동기화부;상기 동기화된 제3 클럭 신호를 출력하는 출력부;를 포함하는 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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제6 항에 있어서,상기 제3 클럭 신호는 상기 제1 클럭 신호 또는 상기 제2 클럭 신호와 동위상 동일 주파수의 클럭 신호인 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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8
제6 항에 있어서,상기 제1 칩 및 상기 제2 칩은, CMOS(complementary metal-oxide semiconductor) 칩인 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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9
제6 항에 있어서,상기 제1 칩 및 상기 제2 칩은 각각 TTL(Transistor-Transistor Logic) 회로를 하나 이상 포함하는 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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제6 항에 있어서,상기 제1 칩 및 상기 제2 칩은 GHz급 주파수에서 동작되는 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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11
제6항에 있어서,상기 프랙탈 구조는 복수 개의 셀(cell)들의 집합으로 구성되며,각 노드 사이에 홀수 개의 인버터가 직렬로 위치하고, 각 셀의 세 끝 단은 서로 다른 클럭 신호를 출력하는 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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동위상 클럭 라인을 이용한 멀티칩 시스템에 있어서,제1 클럭 신호로 동작하는 제1 칩;제2 클럭 신호로 동작하는 제2칩; 및클럭 신호 동기화부;를 포함하고,상기 클럭 신호 동기화부는,상기 제1 칩 및 상기 제2 칩 사이에 위치하는 클럭 라인에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호가 발진하는 경우에, 상기 제1 클럭 신호 및 상기 제2 클럭 신호가 서로 동일한 주파수 및 동일한 위상을 가지는 클럭 신호로서 출력시키고,상기 클럭 라인은,동일한 프랙탈 구조를 가지는 상기 제1 칩 및 상기 제2 칩의 세 끝 단을 서로 연결시켜주는 클럭 라인인 것을 특징으로 하는, 동위상 클럭 라인을 이용한 멀티칩 시스템
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