| 1 |
1
제1 클럭 신호를 발생시키는 제1 칩 및 제2 클럭 신호를 발생시키는 제2칩에서 전압원을 입력받는 단계;상기 제1 칩 및 상기 제2 칩 사이에 위치하는 클럭 라인에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호가 발진하는 단계;상기 제1 클럭 신호 및 상기 제2 클럭 신호가 서로 동일한 주파수 및 동일한 위상을 가지는 클럭 신호로 출력되는 단계를 포함하고,상기 클럭 라인은,동일한 프랙탈 구조를 가지는 상기 제1 칩 및 상기 제2 칩의 세 끝 단을 서로 연결시켜주는 클럭 라인인 것을 특징으로 하는, 클럭 신호 동기화 방법
|
| 2 |
2
제1 항에 있어서,상기 프랙탈 구조는,홀수 개의 인버터가 직렬로 연결된 인버터 체인(inverter chain)이 하나의 프랙탈 삼각형을 구성하는 프랙탈 구조인 것을 특징으로 하는 클럭 신호 동기화 방법
|
| 3 |
3
제1 항에 있어서,상기 제1 칩에 인가되는 제1 전압 및 상기 제2 칩에 인가되는 제2 전압은 서로 다른 전압인 것을 특징으로 하는 클럭 신호 동기화 방법
|
| 4 |
4
제1 항에 있어서,상기 제1 칩 및 상기 제2 칩은,각각 30개의 인버터들로 구성된 링 오실레이터인 것을 특징으로 하는, 클럭 신호 동기화 방법
|
| 5 |
5
제1 항에 있어서,상기 제1 칩 및 제2 칩은 GHz급 주파수에서 동작되는 것을 특징으로 하는, 클럭 신호 동기화 방법
|
| 6 |
6
제1 클럭 신호를 발생시키는 제1 칩 및 제2 클럭 신호를 발생시키는 제2칩에서 전압원을 입력받는 단계;상기 제1 칩 및 상기 제2 칩 사이에 위치하는 클럭 라인에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호가 발진하는 단계;상기 제1 클럭 신호 및 상기 제2 클럭 신호의 주파수 및 위상을 조정하는 단계를 포함하고,상기 클럭 라인은,동일한 프랙탈 구조를 가지는 상기 제1 칩 및 상기 제2 칩의 세 끝 단을 서로 연결시켜주는 클럭 라인인 것을 특징으로 하는, 클럭 스큐 보상 방법
|
| 7 |
7
제6 항에 있어서,상기 프랙탈 구조는,홀수 개의 인버터가 직렬로 연결된 인버터 체인(inverter chain)이 하나의 프랙탈 삼각형을 구성하는 프랙탈 구조인 것을 특징으로 하는 클럭 스큐 보상 방법
|
| 8 |
8
제6 항에 있어서,상기 제1 칩에 인가되는 제1 전압 및 상기 제2 칩에 인가되는 제2 전압은 서로 다른 전압인 것을 특징으로 하는 클럭 스큐 보상 방법
|
| 9 |
9
제6 항에 있어서,상기 제1 칩 및 상기 제2 칩은,각각 30개의 인버터들로 구성된 링 오실레이터인 것을 특징으로 하는, 클럭 스큐 보상 방법
|
| 10 |
10
제6 항에 있어서,상기 제1 칩 및 제2 칩은 GHz급 주파수에서 동작되는 것을 특징으로 하는, 클럭 스큐 보상 방법
|
| 11 |
11
멀티 칩 위상 보정 방법에 있어서,제1 클럭 신호를 발생시키는 제1 칩 및 제2 클럭 신호를 발생시키는 제2칩에서 전압원을 입력받는 단계;상기 제1 칩 및 상기 제2 칩 사이에 위치하는 클럭 라인에서 상기 제1 클럭 신호 및 상기 제2 클럭 신호가 발진하는 단계;상기 제1 클럭 신호 및 상기 제2 클럭 신호의 주파수 및 위상을 제3 클럭 신호로 조정하는 단계를 포함하고,상기 클럭 라인은,동일한 프랙탈 구조를 가지는 상기 제1 칩 및 상기 제2 칩의 세 끝 단을 서로 연결시켜주는 클럭 라인인 것을 특징으로 하는, 멀티 칩 위상 보정 방법
|
| 12 |
12
제11 항에 있어서,상기 제3 클럭 신호는 상기 제1 클럭 신호 및 상기 제2 클럭 신호 중 어느 하나와 동일한 신호인 것을 특징으로 하는, 멀티 칩 위상 보정 방법
|
