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제 1, 제 2 단자를 갖는 커패시터;상기 제 1 단자가 소스로 형성되거나 소스와 전기적으로 연결된 제 1 스위칭 소자; 및 상기 제 1 단자가 게이트로 형성되거나 게이트와 전기적으로 연결된 제 2 스위칭 소자를 포함하여 구성되되,상기 제 1 단자는 상기 제 1 스위칭 소자의 소스이면서 상기 제 2 스위칭 소자의 게이트로 형성되고,상기 제 2 단자는 반도체 기판에 형성된 고농도 이온주입층이고,상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 반도체 기판상에 형성되고,상기 고농도 이온주입층은 상기 반도체 기판의 함몰된 영역의 바닥에 형성되고,상기 함몰된 영역에는 상기 커패시터의 유전물질이 채워진 것을 특징으로 하는 메모리 셀
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제 1 항에 있어서,상기 제 1 스위칭 소자는 n 채널 모스펫(NMOS)이고, 상기 제 2 스위칭 소자는 p 채널 모스펫(PMOS)인 것을 특징으로 하는 메모리 셀
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제 2 항에 있어서,상기 제 1 스위칭 소자의 드레인은 제 1 비트라인에 연결되고,상기 제 1 스위칭 소자의 게이트는 워드라인에 연결되고,상기 제 2 스위칭 소자의 드레인은 제 2 비트라인에 연결되고,상기 제 2 단자는 데이터 리드라인에 연결되는 것을 특징으로 하는 메모리 셀
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제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 반도체 기판은 실리콘 기판이고,상기 유전물질은 실리콘산화물이고,상기 제 1 스위칭 소자 및 상기 제 2 스위칭 소자는 상기 반도체 기판과 실리콘산화물로 전기적으로 격리된 것을 특징으로 하는 메모리 셀
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반도체 기판에 고농도 이온주입층으로 커패시터의 제 2 단자를 형성하는 제 1 단계;상기 반도체 기판 전면에 절연막을 형성하고 제 1 스위칭 소자의 소스, 채널영역, 드레인을 형성하는 제 2 단계;상기 제 1 스위칭 소자의 채널영역 상에 게이트 절연막을 사이에 두고 게이트를 형성하는 제 3 단계; 및상기 제 1 스위칭 소자의 소스 상에 게이트 절연막을 사이에 두고 제 2 스위칭 소자의 소스, 채널영역, 드레인을 형성하는 제 4 단계를 포함하여 구성된 것을 특징으로 하는 메모리 셀의 제조방법
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제 8 항에 있어서,상기 제 1 스위칭 소자의 채널영역은 p형 반도체로 형성하고,상기 제 2 스위칭 소자의 채널영역은 n형 반도체로 형성하는 것을 특징으로 하는 메모리 셀의 제조방법
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제 8 항 또는 제 9 항에 있어서,상기 제 2 단계는 상기 제 1 스위칭 소자의 소스를 상기 고농도 이온주입층의 일측 상에 형성하고,상기 제 4 단계는 상기 제 1 스위칭 소자의 소스를 게이트 절연막으로 감싸고, 상기 제 1 스위칭 소자와 수직하게 상기 제 2 스위칭 소자의 소스, 채널영역, 드레인을 형성하며, 상기 제 2 스위칭 소자의 게이트는 상기 제 1 스위칭 소자의 소스로 형성하는 것을 특징으로 하는 메모리 셀의 제조방법
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제 10 항에 있어서,상기 제 1 단계 전에 상기 반도체 기판에 함몰된 영역을 더 형성하고, 상기 함몰된 영역의 바닥에 상기 고농도 이온주입층을 형성하고,상기 제 2 단계의 절연막은 상기 함몰된 영역을 채워 상기 커패시터의 유전물질로 이용하는 것을 특징으로 하는 메모리 셀의 제조방법
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제 11 항에 있어서,상기 반도체 기판은 실리콘 기판이고,상기 제 2 단계의 절연막은 실리콘 산화막인 것을 특징으로 하는 메모리 셀의 제조방법
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