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{111} 실리콘면을 가지고, {110} 표면이 노출된 에칭 영역을 포함하는 PMOS 트랜지스터 영역 및 {100} 표면이 노출된 에칭 영역을 포함하는 NMOS 트랜지스터 영역이 정의된 P 타입 실리콘 기판;상기 P 타입 실리콘 기판의 PMOS 트랜지스터 영역 내 표면 근방에 형성된 N 타입 웰;상기 NMOS 트랜지스터 영역 상에 구성된 제1 소스, 제1 드레인 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 {100} 표면 상에 형성되는 NMOS 트랜지스터; 및상기 PMOS 트랜지스터 영역 상에 구성된 제2 소스, 제2 드레인 및 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극은 {110} 표면 상에 형성되는 PMOS 트랜지스터를 포함하여 구성되며,상기 P 타입 실리콘 기판은, GaN HEMT 영역을 더 정의하고,상기 GaN HEMT 영역 상에 구성되어 제3 소스, 제3 드레인 및 제3 게이트 전극을 포함하는 GaN HEMT를 더 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 집적 구조
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청구항 2에 있어서,상기 P 타입 실리콘 기판 상에 상기 GaN HEMT 영역을 제외하고 형성된 제1 절연층;상기 제1 절연층에 형성되어 상기 제1 절연층에 형성된 컨택에 의해 상기 제1 드레인 및 상기 제2 소스로 연결되는 제1 금속층;상기 GaN HEMT, 상기 제1 금속층 및 상기 제1 절연층 상에 형성된 제2 절연층; 및상기 제2 절연층에 형성되어 상기 제2 절연층에 형성된 컨택 및 상기 제1 절연층과 상기 제2 절연층에 형성된 컨택에 의해 상기 제1 소스 및 상기 제3 소스로 연결되는 제2 금속층을 더 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 집적 구조
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{111} 실리콘면을 가지고, {110} 표면이 노출된 에칭 영역을 포함하는 PMOS 트랜지스터 영역 및 {100} 표면이 노출된 에칭 영역을 포함하는 NMOS 트랜지스터 영역이 정의된 N 타입 실리콘 기판;상기 N 타입 실리콘 기판의 NMOS 트랜지스터 영역 내 표면 근방에 형성된 P 타입 웰;상기 NMOS 트랜지스터 영역 상에 구성된 제1 소스, 제1 드레인 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 {100} 표면 상에 형성되는 NMOS 트랜지스터; 및상기 PMOS 트랜지스터 영역 상에 구성된 제2 소스, 제2 드레인 및 제2 게이트 전극을 포함하고, 상기 제2 게이트 전극은 {110} 표면 상에 형성되는 PMOS 트랜지스터를 포함하여 구성되며,상기 N 타입 실리콘 기판은, GaN HEMT 영역을 더 정의하고,상기 GaN HEMT 영역 상에 구성되어 제3 소스, 제3 드레인 및 제3 게이트 전극을 포함하는 GaN HEMT를 더 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 집적 구조
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청구항 5에 있어서,상기 N 타입 실리콘 기판 상에 상기 GaN HEMT 영역을 제외하고 형성된 제1 절연층;상기 제1 절연층에 형성되어 상기 제1 절연층에 형성된 컨택에 의해 상기 제1 소스 및 상기 제2 드레인으로 연결되는 제1 금속층;상기 GaN HEMT, 상기 제1 금속층 및 상기 제1 절연층 상에 형성된 제2 절연층; 및상기 제2 절연층에 형성되어 상기 제2 절연층에 형성된 컨택 및 상기 제1 절연층과 상기 제2 절연층에 형성된 컨택에 의해 상기 제2 소스 및 상기 제3 소스로 연결되는 제2 금속층을 더 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 집적 구조
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{110} 실리콘면을 가지고, PMOS 트랜지스터 영역 및 {100} 표면이 노출된 에칭 영역을 포함하는 NMOS 트랜지스터 영역이 정의된 N 타입 실리콘 기판;상기 N 타입 실리콘 기판의 NMOS 트랜지스터 영역 내 표면 근방에 형성된 P 타입 웰;상기 NMOS 트랜지스터 영역 상에 구성된 제1 소스, 제1 드레인 및 제1 게이트 전극을 포함하고, 상기 제1 게이트 전극은 {100} 표면 상에 형성되는 NMOS 트랜지스터; 및상기 PMOS 트랜지스터 영역 상에 구성된 제2 소스, 제2 드레인 및 제2 게이트 전극을 포함하는 PMOS 트랜지스터를 포함하여 구성되며,상기 N 타입 실리콘 기판은, GaN HEMT 영역을 더 정의하고,상기 GaN HEMT 영역 상에 구성되어 제3 소스, 제3 드레인 및 제3 게이트 전극을 포함하는 GaN HEMT를 더 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 집적 구조
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청구항 8에 있어서,상기 N 타입 실리콘 기판 상에 상기 GaN HEMT 영역을 제외하고 형성된 제1 절연층;상기 제1 절연층에 형성되어 상기 제1 절연층에 형성된 컨택에 의해 상기 제1 소스 및 상기 제2 드레인으로 연결되는 제1 금속층;상기 GaN HEMT, 상기 제1 금속층 및 상기 제1 절연층 상에 형성된 제2 절연층; 및상기 제2 절연층에 형성되어 상기 제2 절연층에 형성된 컨택 및 상기 제1 절연층과 상기 제2 절연층에 형성된 컨택에 의해 상기 제2 소스 및 상기 제3 소스로 연결되는 제2 금속층을 더 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 집적 구조
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{111} 실리콘면을 갖는 제1 도전형 기판 상에 포토레지스트층을 형성하는 단계;상기 포토레지스트층을 노광 및 현상하여 상기 기판 상의 제1 영역 및 제2 영역을 노출하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 리플로우하는 단계;리플로우된 포토레지스트 패턴을 마스크로 상기 기판을 에칭하여 {110} 표면이 노출된 PMOS 트랜지스터 영역 및 {100} 표면이 노출된 NMOS 트랜지스터 영역을 생성하는 단계;상기 PMOS 트랜지스터 영역 상에 불순물을 주입하여 제2 도전형 영역을 생성하는 단계;상기 NMOS 트랜지스터 영역 상에 제1 소스, 제1 드레인 및 제1 게이트 전극을 포함하는 NMOS 트랜지스터를 형성하되, 상기 제1 게이트 전극은 {100} 표면 상에 형성하며, 상기 PMOS 트랜지스터 영역 상에 제2 소스, 제2 드레인 및 제2 게이트 전극을 포함하는 PMOS 트랜지스터를 형성하되, 상기 제2 게이트 전극은 {110} 표면 상에 형성하는 단계;상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터가 형성된 기판 상에 제1 절연층을 증착하는 단계;상기 기판 상에 정의된 GaN HEMT 영역이 노출되도록 상기 제1 절연층을 선택적으로 에칭하는 단계;에칭된 상기 제1 절연층 및 상기 기판 상에 GaN층을 에피 성장시키는 단계;상기 제1 절연층 상에 성장된 GaN층을 제거하는 단계; 및상기 GaN HEMT 영역 내 성장된 GaN층 상에 제3 소스, 제3 드레인 및 제3 게이트 전극을 포함하는 HEMT를 형성하는 단계를 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 제조 방법
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{110} 실리콘면을 갖는 제1 도전형 기판 상에 포토레지스트층을 형성하는 단계;상기 포토레지스트층을 노광 및 현상하여 상기 기판 상의 제1 영역을 노출하는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 리플로우하는 단계;리플로우된 포토레지스트 패턴을 마스크로 상기 기판을 에칭하여 {100} 표면이 노출된 NMOS 트랜지스터 영역을 생성하는 단계;상기 NMOS 트랜지스터 영역 상에 불순물을 주입하여 제2 도전형 영역을 생성하는 단계;상기 NMOS 트랜지스터 영역 상에 제1 소스, 제1 드레인 및 제1 게이트 전극을 포함하는 NMOS 트랜지스터를 형성하되, 상기 제1 게이트 전극은 {100} 표면 상에 형성하며, 상기 NMOS 트랜지스터 영역과 이격되어 제1 도전형 기판의 {110} 표면이 노출된 PMOS 트랜지스터 영역 상에 제2 소스, 제2 드레인 및 제2 게이트 전극을 포함하는 PMOS 트랜지스터를 형성하는 단계;상기 NMOS 트랜지스터 및 상기 PMOS 트랜지스터가 형성된 기판 상에 제1 절연층을 증착하는 단계;상기 기판 상에 정의된 GaN HEMT 영역이 노출되도록 상기 제1 절연층을 선택적으로 에칭하는 단계;에칭된 상기 제1 절연층 및 상기 기판 상에 GaN층을 에피 성장시키는 단계;상기 제1 절연층 상에 성장된 GaN층을 제거하는 단계; 및상기 GaN HEMT 영역 내 성장된 GaN층 상에 제3 소스, 제3 드레인 및 제3 게이트 전극을 포함하는 HEMT를 형성하는 단계를 포함하는 방향성 엔지니어링을 이용한 실리콘 소자의 제조 방법
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