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1
아발란치 포토다이오드 및 상기 아발란치 포토다이오드의 일단에 바이어스 전압을 제공하는 ？？칭 다이오드를 포함하는 ？？칭 회로에 있어서,제1 p형 반도체층;상기 제1 p형 반도체층 상면에 위치하는 제1 i형 반도체층;상기 제1 i형 반도체층 상면에 위치하는 제1 n형 반도체층;상기 제1 n형 반도체층 상면의 일부분에 위치하는 제2 i형 반도체층;제2 i형 반도체층 상면에 위치하는 제2 p형 반도체층; 및상기 제1 p형 반도체층의 하면에 배치된 제1 전극 및 상기 제2 p형 반도체층 상면에 배치된 제2 전극으로 구성된 한 쌍의 금속 전극을 포함하며,상기 아발란치 포토다이오드는, 상기 제1 p형 반도체층, 상기 제1 i형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PIN 다이오드이고, 상기 제1 n형 반도체층 상면 중 상기 제2 i형 반도체층이 위치하지 않는 부분을 수광 영역으로 정의하며,상기 ？？칭 다이오드는, 상기 제2 p형 반도체층, 상기 제2 i형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PIN 다이오드인 ？？칭 회로
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| 2 |
2
청구항 1에 있어서,상기 제1 p형 반도체층, 상기 제1 i형 반도체층, 상기 제1 n형 반도체층, 상기 제2 p형 반도체층 및 상기 제2 i형 반도체층은 SiC계 반도체층인 ？？칭 회로
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3
청구항 1에 있어서,상기 제1 p형 반도체층, 상기 제1 i형 반도체층, 상기 제1 n형 반도체층, 상기 제2 p형 반도체층 및 상기 제2 i형 반도체층은 GaN계 반도체층인 ？？칭 회로
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4
청구항 1에 있어서,상기 금속 전극의 적어도 일부가 노출되도록 형성된 절연성의 패시베이션층이 더 형성되고,노출된 상기 제2 전극 및 상기 패시베이션층 상에 형성되며, 상기 수광 영역을 제외한 영역에 상기 제1 전극 부분에 접하지 않도록 형성되어 광을 차단하는 금속 차단층을 더 포함하는 ？？칭 회로
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5
아발란치 포토다이오드 및 상기 아발란치 포토다이오드의 일단에 바이어스 전압을 제공하는 ？？칭 다이오드를 포함하는 ？？칭 회로에 있어서,제1 p형 반도체층;상기 제1 p형 반도체층 상면에 위치하는 제1 i형 반도체층;상기 제1 i형 반도체층 상면에 위치하는 제1 n형 반도체층;상기 제1 n형 반도체층 상면의 일부분에 위치하는 제2 p형 반도체층; 및상기 제1 p형 반도체층의 하면에 배치된 제1 전극 및 상기 제2 p형 반도체층 상면에 배치된 제2 전극으로 구성된 한 쌍의 금속 전극을 포함하며,상기 아발란치 포토다이오드는, 상기 제1 p형 반도체층, 상기 제1 i형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PIN 다이오드이고, 상기 제1 n형 반도체층 상면 중 상기 제2 p형 반도체층이 위치하지 않는 부분을 수광 영역으로 정의하며,상기 ？？칭 다이오드는, 상기 제2 p형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PN 다이오드인 ？？칭 회로
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6
청구항 5에 있어서,상기 제1 p형 반도체층, 상기 제1 i형 반도체층, 상기 제1 n형 반도체층 및 상기 제2 p형 반도체층은 SiC계 반도체층인 ？？칭 회로
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7
청구항 5에 있어서,상기 제1 p형 반도체층, 상기 제1 i형 반도체층, 상기 제1 n형 반도체층 및 상기 제2 p형 반도체층은 GaN계 반도체층인 ？？칭 회로
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8
청구항 5에 있어서,상기 금속 전극의 적어도 일부가 노출되도록 형성된 절연성의 패시베이션층이 더 형성되고,노출된 상기 제2 전극 및 상기 패시베이션층 상에 형성되며, 상기 수광 영역을 제외한 영역에 상기 제1 전극 부분에 접하지 않도록 형성되어 광을 차단하는 금속 차단층을 더 포함하는 ？？칭 회로
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9
아발란치 포토다이오드 및 상기 아발란치 포토다이오드의 일단에 바이어스 전압을 제공하는 ？？칭 다이오드를 포함하는 ？？칭 회로에 있어서,제1 p형 반도체층;상기 제1 p형 반도체층 상면에 위치하는 제1 i형 반도체층;상기 제1 i형 반도체층 상면에 위치하는 제1 n형 반도체층;상기 제1 n형 반도체층 상면의 일부분에 위치하는 제2 n-형 반도체층;제2 n-형 반도체층 상면에 위치하는 쇼트키 메탈(Schottky metal)층; 및상기 제1 p형 반도체층의 하면에 배치된 제1 전극 및 상기 쇼트키 메탈층 상면에 배치된 제2 전극으로 구성된 한 쌍의 금속 전극을 포함하며,상기 아발란치 포토다이오드는, 상기 제1 p형 반도체층, 상기 제1 i형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PIN 다이오드이고, 상기 제1 n형 반도체층 상면 중 상기 제2 n-형 반도체층이 위치하지 않는 부분을 수광영역으로 정의하며,상기 ？？칭 다이오드는, 상기 쇼트키 메탈층, 상기 제2 n-형 반도체층 및 상기 제1 n형 반도체층을 포함하는 쇼트키 다이오드인 ？？칭 회로
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10
청구항 9에 있어서,상기 제1 p형 반도체층, 상기 제1 i형 반도체층, 상기 제1 n형 반도체층 및 상기 제2 n-형 반도체층은 SiC계 반도체층인 ？？칭 회로
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11
청구항 9에 있어서,상기 제1 p형 반도체층, 상기 제1 i형 반도체층, 상기 제1 n형 반도체층 및 상기 제2 n-형 반도체층은 GaN계 반도체층인 ？？칭 회로
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12
청구항 9에 있어서,상기 금속 전극의 적어도 일부가 노출되도록 형성된 절연성의 패시베이션층이 더 형성되고,노출된 상기 제2 전극 및 상기 패시베이션층 상에 형성되며, 상기 수광 영역을 제외한 영역에 상기 제1 전극 부분에 접하지 않도록 형성되어 광을 차단하는 금속 차단층을 더 포함하는 ？？칭 회로
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13
청구항 9에 있어서,상기 쇼트키 메탈층은 니켈(Ni), 티타늄(Ti), 알루미늄(Al), 텅스텐(W) 중 어느 하나로 형성된 ？？칭 회로
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14
아발란치 포토다이오드 및 상기 아발란치 포토다이오드의 일단에 바이어스 전압을 제공하는 ？？칭 다이오드를 포함하는 ？？칭 회로에 있어서,제1 n형 반도체층;상기 제1 n형 반도체층 상면에 위치하고, 상기 제1 n형 반도체층의 일부 영역이 노출되도록 제1 홀이 형성된 제1 i형 반도체층;상기 제1 i형 반도체층 상면에 위치하고, 상기 제1 홀에서 수직하게 연장된 제2 홀이 형성된 제1 p형 반도체층; 및상기 제2 홀에 의해 일측 및 타측으로 구획된 상기 제1 p형 반도체층에 배치되고, 상기 제1 p형 반도체층의 일측 상면에 배치된 제1 전극 및 상기 제1 p형 반도체층의 타측 상면에 형성된 제2 전극으로 구성된 한 쌍의 금속 전극을 포함하며,상기 아발란치 포토다이오드는, 상기 일측의 제1 p형 반도체층, 상기 제1 홀에 의해 구획된 일측의 제1 i형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PIN 다이오드이고, 상기 제1 p형 반도체층의 일측 상면을 수광영역으로 정의하며,상기 ？？칭 다이오드는, 상기 타측의 제1 p형 반도체층, 상기 제1 홀에 의해 구획된 타측의 제1 i형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PIN 다이오드인 ？？칭 회로
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15
청구항 14에 있어서,상기 제1 n형 반도체층, 상기 제1 i형 반도체층 및 상기 제1 p형 반도체층은 SiC계 반도체층인 ？？칭 회로
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16
청구항 14에 있어서,상기 제1 n형 반도체층, 상기 제1 i형 반도체층 및 상기 제1 p형 반도체층은 GaN계 반도체층인 ？？칭 회로
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청구항 14에 있어서,상기 금속 전극의 적어도 일부가 노출되도록 형성된 절연성의 패시베이션층이 더 형성되고,노출된 상기 제2 전극 및 상기 패시베이션층 상에 형성되며, 상기 수광 영역을 제외한 영역에 상기 제1 전극 부분에 접하지 않도록 형성되어 광을 차단하는 금속 차단층을 더 포함하는 ？？칭 회로
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아발란치 포토다이오드 및 상기 아발란치 포토다이오드의 일단에 바이어스 전압을 제공하는 ？？칭 다이오드를 포함하는 ？？칭 회로에 있어서,제1 n형 반도체층;상기 제1 n형 반도체층 상면에 위치하고, 상기 제1 n형 반도체층의 일부 영역이 노출되도록 제1 홀이 형성된 제1 p형 반도체층; 및상기 제1 홀에 의해 일측 및 타측으로 구획된 상기 제1 p형 반도체층에 배치되고, 상기 제1 p형 반도체층의 일측 상면에 배치된 제1 전극 및 상기 제1 p형 반도체층의 타측 상면에 형성된 제2 전극으로 구성된 한 쌍의 금속 전극을 포함하며,상기 아발란치 포토다이오드는, 상기 일측의 제1 p형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PN 다이오드이고, 상기 제1 p형 반도체층의 일측 상면을 수광영역으로 정의하며,상기 ？？칭 다이오드는, 상기 타측의 제1 p형 반도체층 및 상기 제1 n형 반도체층을 포함하는 PN 다이오드인 ？？칭 회로
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청구항 18에 있어서,상기 제1 n형 반도체층 및 상기 제1 p형 반도체층은 SiC계 반도체층인 ？？칭 회로
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청구항 18에 있어서,상기 제1 n형 반도체층 및 상기 제1 p형 반도체층은 GaN계 반도체층인 ？？칭 회로
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청구항 18에 있어서,상기 금속 전극의 적어도 일부가 노출되도록 형성된 절연성의 패시베이션층이 더 형성되고,노출된 상기 제2 전극 및 상기 패시베이션층 상에 형성되며, 상기 수광 영역을 제외한 영역에 상기 제1 전극 부분에 접하지 않도록 형성되어 광을 차단하는 금속 차단층을 더 포함하는 ？？칭 회로
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