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분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기에 있어서,입력 클록의 주파수를 정수배 또는 분수배로 증배시킨 주파수를 갖는 출력 클록을 출력하는 포워드 패스부;상기 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 생성하는 위상 트랙킹 제어부; 및상기 포워드 패스부의 모드 전환을 제어하며, 상기 위상 트랙킹 제어부의 디지털 제어 비트의 변경 시점을 제어하기 위한 주파수 증배 제어부;를 포함하며,상기 포워드 패스부는 모드 전환을 수행하는 멀티플렉서와, 상기 위상 트랙킹 제어부의 디지털 제어 비트에 의해 클록 신호의 지연 시간을 조절하는 디지털 제어 지연 라인을 포함하며,상기 위상 트랙킹 제어부는,상기 입력 클록과 출력 클록의 위상을 비교하고, 비교 결과에 따라 출력 클록을 입력 클록에 동기시키기 위한 디지털 제어 비트를 제어하는 제어신호를 생성하는 위상 검출기; 상기 위상 검출기의 후단에 위치하며, 상기 위상 검출기의 제어신호에 따라 상기 디지털 제어 비트를 생성하기 위하여 2진 검색 방식을 이용한 연속 근사 레지스터; 하모니 락 발생여부를 감지하기 위한 하모니 락 감지부; 및 주파수 신호를 분할하여 출력하는 클록 분할기;를 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제1항에 있어서,상기 디지털 제어 지연 라인은,입력되는 클록의 지연 시간 변화를 상대적으로 크게 변화시키는 코오스 지연 라인; 및상기 코오스 지연 라인의 후단에 위치하며, 상기 코오스 지연 라인 보다는 상대적으로 지연 시간 변화폭을 세밀하게 조절하는 파인 지연 라인을 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제2항에 있어서,상기 코오스 지연 라인은 상기 위상 트랙킹 제어부의 디지털 제어 비트에 따라 선택되는 셀의 개수를 제어하여 지연시간을 변화시키며,상기 파인 지연 라인은 상기 위상 트랙킹 제어부의 디지털 제어 비트에 따라 턴온되는 피드백 전류의 개수를 제어하여 지연시간을 변화시키는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제1항에 있어서,상기 주파수 증배 제어부는, 입력 클록과 출력 클록간의 증배비를 설정하는 제1 및 제2 주파수 분할기; 및상기 멀티플렉서를 제어하기 위한 셀렉트 신호를 생성하는 셀렉트 로직 블록을 포함하며,상기 제1 및 제2 주파수 분할기의 설정에 따라 입력 클록의 주파수가 N/M만큼 증배된 주파수를 갖는 출력 클록을 생성하도록 상기 포워드 패스부를 제어하는 셀렉트 신호를 생성하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제4항에 있어서,상기 셀렉트 로직 블록은 상기 포워드 패스부를 링 오실레이터 모드(RO), 전원 전압 주입 모드(SI) 또는 레퍼런스 주입 모드(RI) 중 어느 한 동작 모드로 변환시키기 위한 제어 신호를 생성하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제1항에 있어서,상기 포워드 패스부는 상기 멀티플렉서를 제어하는 셀렉트 신호에 따라,상기 디지털 제어 지연 라인의 출력 신호가 다시 상기 디지털 제어 지연 라인의 입력 신호로 입력되는 링-오실레이터 모드, 전원 전압이 상기 디지털 제어 지연 라인의 입력 신호로 연결되어 그라운드 전압이 상기 포워드 패스부를 통해 출력하도록 동작하는 전원 전압 주입 모드 및상기 입력 클록이 상기 디지털 제어 지연 라인의 입력 신호로 연결되어 반전된 입력 클록을 상기 포워드 패스부를 통해 출력하는 레퍼런스 주입 모드 중 어느 하나의 모드로 동작하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제1항에 있어서,상기 위상 트랙킹 제어부는 상기 연속 근사 레지스터의 후단에 위치하며, 상기 연속 근사 레지스터에서 출력되는 디지털 제어 비트를 상기 디지털 제어 지연 라인에 적합한 코드로 변환시키는 디코더를 더 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제1항에 있어서,상기 하모니 락 감지부는,제 1 하모닉 락 감지 구간으로 진입하는 제 1 하모닉 락 감지 패스; 제 2 하모닉 락 감지 구간으로 진입하는 제 2 하모닉 락 감지 패스; 및 상기 제 1 하모닉 락 감지 패스와 제 2 하모닉 락 감지 패스의 감지 결과(HLD1, HLD2)를 입력받아 상기 위상 검출기 리셋 신호(ResetPD)를 생성하는 위상 검출기 리셋 신호 발생부;를 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제10항에 있어서,상기 제 1 하모닉 락 감지 패스는 및 상기 제2 하모닉 락 감지 패스 각각은,하모닉 락 감지 구간으로의 진입을 제어하는 신호를 생성하는 제어신호 발생부; 하모닉 락이 발생하였는지를 판단하는 플립-플롭; 및하모닉 락이 발생한 경우, 위상 검출기 리셋 신호(ResetPD)를 지속적으로 유지시키기 위한 래치;를 포함하는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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제10항에 있어서,상기 제 1 하모닉 락 감지 패스와 제 2 하모닉 락 감지 패스는 제 1 하모닉 락 감지 구간 또는 제 2 하모닉 락 감지 구간에서 하모닉 락으로 판단될 경우, 제 1 하모닉 락 감지 패스의 출력(HLD1) 또는 제 2 하모닉 락 감지 패스의 출력(HLD2)을 발생시키는 것을 특징으로 하는 분수배 주파수 합성을 위한 완전 디지털 위상-정렬 주파수 증배기
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