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제로 패드된 고속 푸리에 변환 장치 및 방법

  • 기술번호 : KST2019035520
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 파이프라인 구조의 FFT에서 지연부의 회로 면적을 감소시킴으로써 복잡도를 낮춘 제로 패드된(Zero padded) 고속 푸리에 변환(FFT: Fast Fourier Transform) 장치 및 방법에 관한 것으로, 제로 패드된 입력 데이터의 특성과 radix-22 SDF나 radix-23 SDF 파이프라인 구조의 첫 번째 트위들 팩터(twiddle factor)의 연산이 -j를 곱하는 단순 승산이라는 특징을 활용하여 지연 소자의 수를 크게 줄임으로서 복잡도와 전력 소모를 줄이는 효과가 있다. 특히, 제 2 스테이지의 쉬프트 레지스터와 동일한 길이를 가지는 쉬프트 레지스터를 제 1 스테이지에 사용함으로써 제 1 스테이지의 쉬프트 레지스터를 50% 감소시킬 수 있도록 함으로써 전체 쉬프트 레지스터의 길이를 25% 감소시킬 수 있어 생산성과 수율을 높일 수 있는 효과가 있다.
Int. CL G06F 17/14 (2006.01.01)
CPC G06F 17/14(2013.01)
출원번호/일자 1020170073979 (2017.06.13)
출원인 한국항공대학교산학협력단
등록번호/일자 10-1908699-0000 (2018.10.10)
공개번호/일자
공고번호/일자 (20181016) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.06.13)
심사청구항수 46

출원인

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번호 이름 국적 주소
1 한국항공대학교산학협력단 대한민국 경기도 고양시 덕양구

발명자

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번호 이름 국적 주소
1 정윤호 대한민국 경기도 파주시 책향기로 ***, **
2 정용철 대한민국 서울특별시 노원구

대리인

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번호 이름 국적 주소
1 특허법인메이저 대한민국 서울특별시 강남구 테헤란로**길 **, *층(역삼동, 쓰리엠타워)

최종권리자

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번호 이름 국적 주소
1 한국항공대학교산학협력단 경기도 고양시 덕양구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2017.06.13 수리 (Accepted) 1-1-2017-0562303-45
2 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2017.06.13 수리 (Accepted) 1-1-2017-0563217-95
3 의견제출통지서
Notification of reason for refusal		 2018.07.19 발송처리완료 (Completion of Transmission) 9-5-2018-0492343-77
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2018.07.31 수리 (Accepted) 1-1-2018-0759379-03
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2018.07.31 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2018-0759378-57
6 등록결정서
Decision to grant		 2018.10.05 발송처리완료 (Completion of Transmission) 9-5-2018-0678916-35
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.01.03 수리 (Accepted) 4-1-2019-5001058-51
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.02.26 수리 (Accepted) 4-1-2020-5043901-23
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번호 청구항
1 1
제 1 및 제 2 스테이지 구성부를 포함하는 복수 스테이지 구성부로 구성된 N 포인트 SDF(single-path delay feedback) 고속 푸리에 변환 장치로서, 상기 제 2 스테이지 구성부는 버터플라이 연산기, 입력을 N/4 클럭 길이로 지연시키는 제 2 지연부 및 상기 버터플라이 연산기의 입력과 연산 결과 중 하나를 선택하여 상기 제 2 지연부나 스테이지 출력으로 제공하는 복수의 멀티플렉서를 포함하고; 상기 제 1 스테이지 구성부는 상기 제 2 스테이지 구성부의 제 2 지연부에서 지연된 제 1 지연 신호를 수신하여 N/4 클럭 길이로 지연시킨 제 2 지연 신호를 생성하는 제 1 지연부와 상기 제 1 지연 신호와 제 2 지연 신호를 가산하여 가산된 신호를 생성하는 가산기와, 제로 패드된 입력 신호와 상기 제 1 지연 신호 및 상기 가산된 신호 중 하나를 선택하여 제 2 스테이지 구성부에 입력으로 제공하는 멀티플렉서를 포함하되,상기 제 2 스테이지 구성부의 제 2 지연부에 의해 N/4 클럭 지연된 제 1 스테이지 구성부의 연산 결과가 다시 제 1 스테이지 구성부에 제공되고, 제 1 스테이지 구성부는 해당 N/4 클럭 지연된 연산 결과를 제 1 지연부를 통해 N/4 클럭 지연하여 총 N/2 클럭 지연된 상태의 덧셈 결과를 제 1 스테이지 구성부의 연산 결과 산출을 위해 이용하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
2 2
청구항 1에 있어서, 상기 제 1 스테이지 구성부의 제 1 지연부와 상기 제 2 스테이지 구성부의 제 2 지연부는 모두 N/4 길이 지연부인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
3 3
청구항 1에 있어서, 상기 제 1 스테이지 구성부를 제외한 모든 스테이지 구성부는 버터플라이 연산기를 구비한 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
4 4
청구항 1에 있어서, 상기 제 1 스테이지 구성부의 가산기는 2개인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
5 5
청구항 1에 있어서, 상기 가산기는 제 1 지연부의 출력에 트위들 팩터인 -j를 곱하여 상기 제 1 지연부의 입력에 더하는 실수 가산기인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
6 6
청구항 1에 있어서, 상기 제 1 지연부 및 제 2 지연부를 포함하는 모든 지연부는 쉬프트 레지스터인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
7 7
청구항 1에 있어서, 상기 고속 푸리에 변환 장치는 radix-22 SDF나 radix-23 SDF 파이프라인 구조를 기반으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
8 8
청구항 1에 있어서, 상기 제 1 스테이지 구성부는 제 2 스테이지 구성부의 제 2 지연부와 제 1 스테이지 구성부의 제 1 지연부를 통해 제 1 스테이지 구성부 연산에 필요한 뺄셈 결과를 N/2 길이로 지연시키는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
9 9
청구항 1에 있어서, 지연의 길이는 클럭을 기준으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
10 10
청구항 1에 있어서, 상기 복수 스테이지 구성부 중 상기 제 2 스테이지 구성부 이후의 스테이지들에 구성되는 지연부는 N/2k 길이의 지연부를 포함하되, k는 스테이지 구성부의 순서이며 마지막 스테이지 구성부의 지연부 길이는 1인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
11 11
청구항 1에 있어서, 상기 제 1 스테이지 구성부와 제 2 스테이지 구성부를 포함하는 모든 스테이지 구성부의 구성 요소는 2개 경로에 대하여 각각 하나씩, 쌍으로 구성되는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
12 12
청구항 1에 있어서, 상기 제 2 스테이지 구성부는 상기 제 1 스테이지 구성부의 출력을 입력으로 받아 해당 입력이나 버터플라이 연산기를 통해 연산한 결과 중 하나를 제 2 지연부를 통해 지연시키고, 상기 버터플라이 연산기는 상기 제 1 스테이지 구성부의 출력 및 상기 제 2 지연부를 통해 지연된 신호를 입력으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
13 13
단일 데이터 경로를 가지며 적어도 제 1 및 제 2 스테이지 구성부를 가지는 N 포인트 SDF 고속 푸리에 변환 장치로서,상기 제 1 스테이지 구성부는 N/4 클럭 길이의 제 1 지연부와, 제 1 지연부의 입력과 출력을 가산하는 가산기와, 제 1 지연부의 출력, 상기 가산기의 출력 및 제로 패드된 외부 입력 중 하나를 스테이지 출력으로 선택하여 다음 스테이지 구성부의 입력으로 제공하는 멀티플렉서를 구비하고;상기 제 2 스테이지 구성부는 적어도 제 1 스테이지 구성부의 덧셈 결과를 N/4 클럭 길이로 지연시켜 제 1 스테이지 구성부에 제공하는 지연부를 포함하되, 상기 제 2 스테이지 구성부의 지연부에 의해 N/4 클럭 지연된 제 1 스테이지 구성부의 연산 결과가 다시 제 1 스테이지 구성부에 제공되고, 제 1 스테이지 구성부는 해당 N/4 클럭 지연된 연산 결과를 제 1 지연부를 통해 N/4 클럭 지연하여 총 N/2 클럭 지연된 상태의 덧셈 결과를 제 1 스테이지 구성부의 연산 결과 산출을 위해 이용하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
14 14
청구항 13에 있어서, 상기 제 1 스테이지 구성부를 제외한 모든 스테이지 구성부는 버터플라이 연산기를 구비한 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
15 15
청구항 13에 있어서, 상기 제 1 스테이지 구성부의 가산기는 2개인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
16 16
청구항 13에 있어서, 상기 가산기는 제 1 지연부의 출력에 트위들 팩터인 -j를 곱하여 상기 제 1 지연부의 입력에 더하는 실수 가산기인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
17 17
청구항 13에 있어서, 지연의 길이는 클럭을 기준으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
18 18
청구항 13에 있어서, 상기 제 1 스테이지 구성부의 스테이지 출력을 입력의 하나로 수신하는 버터플라이 연산기, N/4 길이의 제 2 지연부, 상기 버터플라이 연산기의 입력과 연산 결과 중 하나를 선택하여 상기 제 2 지연부나 스테이지 출력으로 제공하는 복수의 멀티플렉서를 포함하는 제 2 스테이지 구성부를 포함하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
19 19
청구항 18에 있어서, 상기 제 1 지연부 및 제 2 지연부를 포함하는 모든 지연부는 쉬프트 레지스터인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
20 20
청구항 18에 있어서, 상기 고속 푸리에 변환 장치는 radix-22 SDF나 radix-23 SDF 파이프라인 구조를 기반으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
21 21
청구항 18에 있어서, 상기 제 1 스테이지 구성부는 제 2 스테이지 구성부의 제 2 지연부와 제 1 스테이지 구성부의 제 1 지연부를 통해 제 1 스테이지 구성부 연산에 필요한 뺄셈 결과를 N/2 길이로 지연시키는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
22 22
청구항 18에 있어서, 상기 복수의 스테이지 구성부 중 상기 제 2 스테이지 구성부 이후의 스테이지들에 구성되는 지연부는 N/2k 길이의 지연부를 포함하되, k는 스테이지 구성부의 순서이며 마지막 스테이지 구성부의 지연부 길이는 1인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
23 23
청구항 18에 있어서, 상기 제 1 스테이지 구성부와 제 2 스테이지 구성부를 포함하는 모든 스테이지 구성부의 구성 요소는 2개 경로에 대하여 각각 하나씩, 쌍으로 구성되는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
24 24
청구항 18에 있어서, 상기 제 2 스테이지 구성부는 상기 제 1 스테이지 구성부의 출력을 입력으로 받아 해당 입력이나 버터플라이 연산기를 통해 연산한 결과 중 하나를 제 2 지연부를 통해 지연시키고, 상기 버터플라이 연산기는 상기 제 1 스테이지 구성부의 출력 및 상기 제 2 지연부를 통해 지연된 신호를 입력으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
25 25
단일 데이터 경로를 가지며 복수의 스테이지 구성부를 가지는 radix-22 SDF나 radix-23 N 포인트 SDF 파이프라인 구조의 고속 프리에 변환 장치로서, N/4 클럭 길이의 제 1 지연부와, 제 1 지연부의 입력과 출력을 가산하는 가산기와, 제 1 지연부의 출력, 상기 가산기의 출력 및 제로 패드된 외부 입력 중 하나를 스테이지 출력으로 선택하여 다음 스테이지 구성부의 입력으로 제공하는 멀티플렉서를 구비한 제 1 스테이지 구성부와; 상기 제 1 스테이지 구성부의 스테이지 출력을 입력의 하나로 수신하는 버터플라이 연산기, N/4 클럭 길이의 제 2 지연부, 상기 버터플라이 연산기의 입력과 연산 결과 중 하나를 선택하여 상기 제 2 지연부나 스테이지 출력으로 제공하는 복수의 멀티플렉서를 포함하는 제 2 스테이지 구성부를 포함하되, 상기 제 2 스테이지 구성부의 제 2 지연부에 의해 N/4 클럭 지연된 제 1 스테이지의 연산 결과가 다시 제 1 스테이지 구성부에 제공되고, 제 1 스테이지 구성부는 해당 N/4 클럭 지연된 연산 결과를 제 1 지연부를 통해 N/4 클럭 지연하여 총 N/2 클럭 지연된 상태의 덧셈 결과를 제 1 스테이지 구성부의 연산 결과 산출을 위해 이용하도록 구성된 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
26 26
청구항 25에 있어서, 상기 제 1 스테이지 구성부를 제외한 모든 스테이지 구성부는 버터플라이 연산기를 구비한 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 장치
27 27
단일 데이터 경로를 가지며 복수의 스테이지 구성부를 가지는 radix-22 SDF나 radix-23 N 포인트 SDF 구조를 이용한 고속 푸리에 변환 장치를 이용한 고속 푸리에 변환 방법으로서, 제 1 스테이지 구성부가 제로 패드된 입력 신호의 덧셈 결과를 제 2 스테이지 구성부에 제공하는 제 1 단계; 제 2 스테이지 구성부가 상기 제 1 스테이지 구성부의 덧셈 결과를 수신하여 이를 N/4 클럭만큼 지연시키는 제 2 단계; 상기 제 2 스테이지 구성부에 의해 N/4 클럭 지연된 덧셈 결과를 다시 제 1 스테이지 구성부에 제공하고, 제 1 스테이지 구성부는 해당 N/4 클럭 지연된 덧셈 결과를 N/4 클럭 지연하여 총 N/2 클럭 지연된 상태의 덧셈 결과를 제 1 스테이지 구성부의 연산 결과 산출을 위해 이용하는 제 3 단계를 포함하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
28 28
청구항 27에 있어서, 상기 제 3 단계에서, 상기 제 1 스테이지 구성부는 N/2 클럭 지연된 덧셈 결과에 단순 승산을 통해 트위들 팩터인 -j를 곱하여 N/4 클럭 지연된 덧셈 결과와 가산하는 단계를 더 포함하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
29 29
청구항 28에 있어서, 상기 제 1 스테이지 구성부는 제로 패드된 입력 신호, 상기 N/2 클럭 지연된 덧셈 결과, 상기 N/2 클럭 지연된 덧셈 결과에 트위들 팩터인 -j를 곱하여 N/4 클럭 지연된 덧셈 결과와 가산한 결과 중 하나를 처리 단계에 맞추어 제 2 스테이지 구성부의 입력으로 제공하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
30 30
단일 데이터 경로를 가지는 N 포인트 SDF(single-path delay feedback) 구조로서 제 1 및 제 2 스테이지 구성부를 포함하는 복수 스테이지 구성부로 구성된 고속 푸리에 변환 장치의 고속 푸리에 변환 방법으로서,제 2 스테이지 구성부로서 버터플라이 연산기, 입력을 N/4 클럭 길이로 지연시키는 제 2 지연부 및 상기 버터플라이 연산기의 입력과 연산 결과 중 하나를 선택하여 상기 제 2 지연부나 스테이지 출력으로 제공하는 복수의 멀티플렉서를 구성하는 단계; 상기 제 1 스테이지 구성부로서 상기 제 2 스테이지 구성부의 제 2 지연부에서 지연된 제 1 지연 신호를 수신하여 N/4 클럭 길이로 지연시킨 제 2 지연 신호를 생성하는 제 1 지연부와 상기 제 1 지연 신호와 제 2 지연 신호를 가산하여 가산된 신호를 생성하는 가산기와, 제로 패드된 입력 신호와 상기 제 1 지연 신호 및 상기 가산된 신호 중 하나를 선택하여 제 2 스테이지 구성부에 입력으로 제공하는 멀티플렉서를 구성하는 단계;상기 제 2 스테이지 구성부의 제 2 지연부에 의해 N/4 클럭 지연된 제 1 스테이지의 연산 결과를 다시 제 1 스테이지 구성부에 제공하고, 제 1 스테이지 구성부는 해당 N/4 클럭 지연된 연산 결과를 제 1 지연부를 통해 N/4 클럭 지연하여 총 N/2 클럭 지연된 상태의 덧셈 결과를 제 1 스테이지 구성부의 연산 결과 산출을 위해 이용하는 단계를 포함하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
31 31
청구항 30에 있어서, 상기 제 1 스테이지 구성부의 제 1 지연부와 상기 제 2 스테이지 구성부의 제 2 지연부는 모두 N/4 길이 지연부인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
32 32
청구항 30에 있어서, 상기 제 1 스테이지 구성부를 제외한 모든 스테이지 구성부는 버터플라이 연산기를 구비한 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
33 33
청구항 30에 있어서, 상기 제 1 스테이지 구성부의 가산기는 2개인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
34 34
청구항 30에 있어서, 상기 가산기는 제 1 지연부의 출력에 트위들 팩터인 -j를 곱하여 상기 제 1 지연부의 입력에 더하는 실수 가산기인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
35 35
청구항 30에 있어서, 상기 제 1 지연부 및 제 2 지연부를 포함하는 모든 지연부는 쉬프트 레지스터인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
36 36
청구항 30에 있어서, 상기 고속 푸리에 변환 장치는 radix-22 SDF나 radix-23 SDF 파이프라인 구조를 기반으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
37 37
청구항 30에 있어서, 상기 제 1 스테이지 구성부는 제 2 스테이지 구성부의 제 2 지연부와 제 1 스테이지 구성부의 제 1 지연부를 통해 제 1 스테이지 구성부 연산에 필요한 뺄셈 결과를 N/2 길이로 지연시키는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
38 38
청구항 30에 있어서, 지연의 길이는 클럭을 기준으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
39 39
청구항 30에 있어서, 상기 복수 스테이지 구성부 중 상기 제 2 스테이지 구성부 이후의 스테이지들에 구성되는 지연부는 N/2k 길이의 지연부를 포함하되, k는 스테이지 구성부의 순서이며 마지막 스테이지 구성부의 지연부 길이는 1인 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
40 40
청구항 30에 있어서, 상기 제 1 스테이지 구성부와 제 2 스테이지 구성부를 포함하는 모든 스테이지 구성부의 구성 요소는 2개 경로에 대하여 각각 하나씩, 쌍으로 구성되는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
41 41
청구항 30에 있어서, 상기 제 2 스테이지 구성부는 상기 제 1 스테이지 구성부의 출력을 입력으로 받아 해당 입력이나 버터플라이 연산기를 통해 연산한 결과 중 하나를 제 2 지연부를 통해 지연시키고, 상기 버터플라이 연산기는 상기 제 1 스테이지 구성부의 출력 및 상기 제 2 지연부를 통해 지연된 신호를 입력으로 하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
42 42
단일 데이터 경로를 가지며 적어도 제 1 및 제 2 복수의 스테이지 구성부를 가지는 radix-22 SDF나 radix-23 N 포인트 SDF(single-path delay feedback) 구조를 이용한 고속 푸리에 변환 장치를 이용한 고속 푸리에 변환 방법으로서, 상기 제 1 스테이지 구성부를 N/4 클럭 길이의 제 1 지연부와, 제 1 지연부의 입력과 출력을 가산하는 가산기와, 제 1 지연부의 출력, 상기 가산기의 출력 및 제로 패드된 외부 입력 중 하나를 스테이지 출력으로 선택하여 다음 스테이지 구성부의 입력으로 제공하는 멀티플렉서로 구성하는 단계;상기 제 2 스테이지 구성부를 적어도 제 1 스테이지 구성부의 덧셈 결과를 N/4 클럭 길이로 지연시켜 제 1 스테이지 구성부에 제공하는 지연부를 포함하여 구성하는 단계;상기 제 2 스테이지 구성부의 지연부에 의해 N/4 클럭 지연된 제 1 스테이지 구성부의 연산 결과를 다시 제 1 스테이지 구성부에 제공하고, 제 1 스테이지 구성부는 해당 N/4 클럭 지연된 연산 결과를 제 1 지연부를 통해 N/4 클럭 지연하여 총 N/2 클럭 지연된 상태의 덧셈 결과를 제 1 스테이지 구성부의 연산 결과 산출을 위해 이용하는 단계를 포함하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
43 43
청구항 42에 있어서, 상기 제 1 스테이지 구성부의 가산기는 2개로 구성하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
44 44
청구항 42에 있어서, 상기 제 1 스테이지 구성부의 스테이지 출력을 입력의 하나로 수신하는 버터플라이 연산기, N/4 길이의 제 2 지연부, 상기 버터플라이 연산기의 입력과 연산 결과 중 하나를 선택하여 상기 제 2 지연부나 스테이지 출력으로 제공하는 복수의 멀티플렉서를 포함하는 제 2 스테이지 구성부를 구성하는 단계를 포함하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
45 45
청구항 44에 있어서, 상기 제 1 스테이지 구성부는 제 2 스테이지 구성부의 제 2 지연부와 제 1 스테이지 구성부의 제 1 지연부를 통해 제 1 스테이지 구성부 연산에 필요한 뺄셈 결과를 N/2 길이로 지연시키는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
46 46
청구항 45에 있어서, 상기 제 2 스테이지 구성부를 구성하는 단계는 상기 제 1 스테이지 구성부의 출력을 입력으로 받아 해당 입력이나 버터플라이 연산기를 통해 연산한 결과 중 하나를 제 2 지연부를 통해 지연시키고, 상기 버터플라이 연산기는 상기 제 1 스테이지 구성부의 출력 및 상기 제 2 지연부를 통해 지연된 신호를 입력으로 구성하는 단계를 더 포함하는 것을 특징으로 하는 제로 패드된 고속 푸리에 변환 방법
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1 산업통상자원부 (주)칩스앤미디어 민국기술협력개발사업 드론의 소형,경량화를 위한 비행제어시스템용 System-on-Chip(SoC) 개발