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로직 트랜지스터로 구성된 이퓨즈 오티피 셀들로 어레이를 구비하되, 웨이퍼 테스트 시 상기 이퓨즈 오티피 셀들에 각기 구비된 이퓨즈 링크의 블로잉을 위해 상기 이퓨즈 오티피 셀에서 사용되는 전원전압보다 높은 레벨의 외부 프로그램 전원을 각각 공급받고, 상기 이퓨즈 오티피 셀을 선택적으로 블로잉하기 위해 각각의 이퓨즈 오티피 셀에 대응되는 디코딩 로직부를 구비한 이퓨즈 오티피 셀 어레이;프로그램 데이터, 프로그램신호 및 테스트모드 인에이블신호를 포함하는 제어신호에 따라 상기 이퓨즈 오티피 셀 어레이를 대상으로 프로그램 모드와 읽기 모드에 적합한 내부 제어 신호를 생성하여 출력하는 컨트롤 로직부;상기 컨트롤 로직부의 제어하에 행 어드레스를 공급받아 상기 이퓨즈 오티피 셀 어레이에 리드워드라인신호 및 라이트워드라인바신호를 출력하는 워드라인 구동부;소스라인 구동을 위하여, 상기 컨트롤 로직부의 제어하에 상기 이퓨즈 오티피 셀 어레이의 열 어드레스를 디코딩하여 출력하는 컬럼 디코더; 및 상기 컨트롤 로직부의 제어하에 상기 프로그램 모드에서 입력데이터에 대응되는 프로그램데이터를 상기 이퓨즈 오티피 셀 어레이에 공급하고, 상기 읽기 모드에서 상기 이퓨즈 오티피 셀 어레이로부터 공급되는 비트라인신호를 감지 및 증폭하여 그에 따른 출력데이터를 출력하는 프로그램 데이터 선택부 및 센스앰프;를 포함하되,상기 외부 프로그램 전원은 테스트 장비로부터 공급되는 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제1항에 있어서, 상기 이퓨즈 오티피 셀에서 사용되는 전원전압은 1
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삭제
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제1항에 있어서, 상기 이퓨즈 오티피 셀은 일측 단자에 비트라인신호가 공급되고 게이트에 리드워드라인신호가 공급되는 제1 엔모스 트랜지스터;일측 단자가 상기 제1 엔모스 트랜지스터의 타측 단자에 연결되고 타측 단자가 접지전압에 연결된 제2 엔모스 트랜지스터; 및 일측 단자가 상기 제1 엔모스 트랜지스터와 상기 제2 엔모스 트랜지스터의 공통 연결단자에 연결되고 타측 단자가 상기 외부프로그램전원에 연결된 이퓨즈;를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제4항에 있어서, 상기 제2 엔모스 트랜지스터는일정치 이상의 프로그램전류를 흘릴 수 있도록 하기 위해 해당 채널폭을 갖는 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제1항에 있어서, 상기 디코딩 로직부는일측 단자 및 플로팅 게이트가 프로그램데이터에 공급되고 게이트에 라이트워드라인바신호가 공급되며 타측 단자로부터 게이트노드 전압이 출력되는 제1 피모스 트랜지스터; 및 일측 단자가 상기 제1 피모스 트랜지스터의 타측 단자에에 연결되고 게이트가 상기 라이트워드라인바신호가 공급되며 타측 단자가 접지전압에 연결된 제3 엔모스 트랜지스터; 를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제1항에 있어서, 상기 워드라인 구동부는두 개의 제어신호를 낸드연산하는 제1 낸드게이트;상기 제1 낸드게이트의 출력신호와 워드라인인에이블바신호를 노아연산하는 제1 노아게이트;상기 제1 낸드게이트의 출력신호의 위상을 반전시키는 제1 인버터;워드라인인에이블신호와 상기 제1 인버터의 출력신호를 낸드연산하는 제2 낸드게이트; 및서로 직렬 연결되어 상기 제2 낸드게이트의 출력신호의 위상을 순차적으로 반전시키는 제2 인버터 및 제3 인버터;를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제1항에 있어서, 상기 프로그램 데이터 선택부 및 센스앰프에 구비된 프로그램 데이터 선택부는워드라인인에이블신호, 컬럼 선택신호 및 입력 데이터를 낸드연산하는 제3 낸드게이트; 및 상기 제3 낸드게이트의 출력신호의 위상을 반전시키는 제4 인버터;를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제1항에 있어서, 상기 프로그램 데이터 선택부 및 센스앰프에 구비된 센스 앰프는 비트라인로드바 신호 및 비트라인프리차지 신호에 따라 비트라인을 제어하는 비트라인 제어부; 비트라인신호와 기준전압의 차동전압을 센싱하여 그에 따른 출력데이터를 발생하는 센스 앰프부; 상기 센스 앰프에서 출력되는 데이터를 래치하는 RS 래치; 및상기 RS 래치에서 래치된 출력데이터를 완충 증폭하여 출력하는 출력버퍼;를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제9항에 있어서, 상기 비트라인 제어부는일측 단자가 전원전압에 연결되고 게이트에 상기 비트라인로드바 신호가 공급되는 제2 피모스 트랜지스터; 일측 단자가 상기 제2 피모스 트랜지스터의 타측 단자에 연결되고 타측 단자에 비트라인신호가 공급되는 저항; 및일측 단자에 상기 비트라인신호가 공급되고 타측 단자가 접지전압에 연결되며 게이트에 상기 비트라인프리차지 신호가 공급되는 제4 엔모스 트랜지스터;를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제9항에 있어서, 상기 센스앰프부는상기 비트라인신호와 상기 기준전압의 차동전압을 센싱하는 센스앰프회로;스탠바이 모드에서 센스앰프인에이블바신호에 의해 턴온되어 상기 센스앰프부에 전원전압을 공급하는 제3 피모스 트랜지스터; 상기 스탠바이 모드에서 상기 센스앰프인에이블바신호에 의해 턴온되어 제1 출력노드의 전압을 접지전압으로 프리차지시키는 제7엔모스 트랜지스터; 및상기 스탠바이 모드에서 상기 센스앰프인에이블바신호에 의해 턴온되어 제2 출력노드의 전압을 접지전압으로 프리차지시키는 제8엔모스 트랜지스터;를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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제9항에 있어서, 상기 RS 래치는상기 센스 앰프부의 제1 출력노드 및 제2 출력노드를 통해 이전 상태의 데이터를 래치하기 위해 제2 노아게이트 및 제3 노아게이트를 구비한 것을 특징으로 하는 이퓨즈 오티피 메모리 회로
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