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P+형 기판;상기 P+형 기판 상부에 형성된 N -드리프트층 영역;상기 P+형 기판 하부에 형성된 콜랙터 전극;상기 N- 드리프트층 영역 내의 일측 상단부에 제1 절연막으로 둘러싸여 트렌치 구조로 형성된 수직형 제2 게이트;상기 N- 드리프트층 영역의 상부에 상기 수직형 제2 게이트와 수평 이격 간격을 가지며, 제2 절연막으로 둘러싸여 플래너형 제1 게이트;상기 N-드리프트층 영역의 상부 측에 형성되며, 일측 하부가 상기 수직형 제2 게이트에 인접하고, 타측은 상기 플래너형 제1 게이트를 둘러싸도록 형성되는 에미터 전극부;상기 N- 드리프트층 영역 내 상단부의 일부분에 형성되되, 상기 수직형 제2 게이트에 인접하여 형성된 된 제1P-base 영역;일측부가 상기 제1 P-base 영역의 경계면에 접하여 형성되고, 타측부가 상기 플래너형 제1 게이트의 하부와 인접하여 형성된 제2 PP-base 영역;상기 제1 P-base 영역 및 제2 PP-base 영역의 경계부의 상단에 형성되는 P+영역;일측이 상기 수직형 제2 게이트에 인접하고 상부 측이 상기 에미터 전극부의 하측과 접촉되도록 형성되는 제1 N+부; 및상기 플래너형 제1 게이트의 하부와 상측 일부분이 인접하고, 나머지 상측 부분이 상기 에미터 전극의 하부와 접촉되도록 형성되는 제2 N+부; 를 포함하는 것을 특징으로 하는 듀얼 게이트 구조를 가진 전력 IGBT
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제1 항에 있어서,상기 수직형 제2 게이트의 수평폭(width) 길이는 상기 플래너형 제1 게이트의 수평폭(width) 길이의 3배인 것을 특징으로 하는 듀얼 게이트 구조를 가진 전력 IGBT
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제1항에 있어서,상기 수직형 제2 게이트의 수평폭 길이는 6±0
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P+형 기판 형성단계; 상기 P+형 기판 상부에 N- 드리프트층 영역을 형성하는 단계; 상기 N- 드리프트층 영역 내 일측 상단부에 제1 절연막으로 둘러싸여 트렌치 구조의 수직형 제2 게이트 형성단계; 상기 N- 드리프트층 영역 내 상단부의 일부분에 형성되되, 상기 수직형 제2 게이트에 인접하여 제1 P-base 영역을 형성하는 단계; 상기 제1 P-base 영역의 측면에 제2 PP-base 영역을 형성하는 단계; 상기 제1 P-base 영역 및 제2 PP-base 영역의 경계부의 상단에 P+영역을 형성하는 단계; 상기 제1 P-base 영역과 상기 P+영역이 접하는 상부 영역에 제1 N+부를 형성하고, 상기 제2 PP-base 영역과 상기 P+영역이 접하는 상부 영역에 제2 N+부를 형성하는 단계; 상기 N- 드리프트층 영역의 상부에 상기 수직형 제2 게이트와 일정 이격 간격을 가지고 제2 절연막으로 둘러싸인 플래너형 제1 게이트를 형성하는 단계; 및 상기 N- 드리프트층 영역의 상부 측에 형성되며, 일측 하부가 상기 수직형 제2 게이트에 인접하고, 타측 측면이 상기 플래너형 제1 게이트를 둘러싸도록 에미터 전극부를 형성하는 단계; 를 포함하는 것을 특징으로 하는 듀얼 게이트 구조를 가진 전력 IGBT 제조방법
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제4항에 있어서,상기 제2 PP-base 영역 형성단계 이후에, 상기 N- 드리프트층 영역 내에 상기 제2 PP-base 영역에 인접하여 JFET 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 듀얼 게이트 구조를 가진 전력 IGBT 제조방법
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제4항에 있어서,상기 제2 PP-base 영역의 불순물 농도는 상기 제1 P-base 영역보다 더 높은 불순물 농도를 가지는 것을 특징으로 하는 듀얼 게이트 구조를 가진 전력 IGBT 제조방법
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제4항에 있어서,상기 제1 P-base 영역의 Dose는 3±0
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