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박막 트랜지스터 및 그 제조 방법

  • 기술번호 : KST2019038475
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 박막 트랜지스터 및 그 제조 방법이 제공된다. 박막 트랜지스터의 제조 방법은 기판이 준비되는 단계, 상기 기판 상에 제1 반도체 층을 형성하는 단계, 상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계, 상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계, 상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되, 상기 제1 반도체 층은 산소 분위기에서DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 산소 결핍 조건에서 상기 제1 반도체 층보다 느린 속도로 형성된다.
Int. CL H01L 29/786 (2006.01.01) H01L 27/32 (2006.01.01) H01L 21/02 (2006.01.01)
CPC H01L 29/786(2013.01) H01L 29/786(2013.01) H01L 29/786(2013.01) H01L 29/786(2013.01)
출원번호/일자 1020170113455 (2017.09.05)
출원인 고려대학교 세종산학협력단
등록번호/일자 10-1997341-0000 (2019.07.01)
공개번호/일자 10-2019-0026479 (2019.03.13) 문서열기
공고번호/일자 (20191001) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.09.05)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 고려대학교 세종산학협력단 대한민국 세종특별자치시

발명자

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번호 이름 국적 주소
1 김보성 대한민국 서울특별시 서초구
2 홍문표 대한민국 경기도 성남시 분당구
3 김상일 대한민국 경기도 용인시 기흥구
4 정현재 대한민국 부산광역시 사하구

대리인

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번호 이름 국적 주소
1 박상열 대한민국 서울 금천구 가산디지털*로 *** **층 ****호(나눔국제특허법률사무소)
2 최내윤 대한민국 서울 금천구 가산디지털*로 ** *동 ***호(나눔국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 고려대학교 세종산학협력단 대한민국 세종특별자치시
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2017.09.05 수리 (Accepted) 1-1-2017-0862485-94
2 선행기술조사의뢰서
Request for Prior Art Search
2017.12.08 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2018.01.09 수리 (Accepted) 9-1-2018-0001813-59
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.01.20 수리 (Accepted) 4-1-2018-5011666-45
5 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.07.20 수리 (Accepted) 4-1-2018-5138839-36
6 의견제출통지서
Notification of reason for refusal
2018.12.06 발송처리완료 (Completion of Transmission) 9-5-2018-0838502-56
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.02.07 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0128362-39
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.02.07 수리 (Accepted) 1-1-2019-0128376-78
9 등록결정서
Decision to grant
2019.06.28 발송처리완료 (Completion of Transmission) 9-5-2019-0466157-61
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.20 수리 (Accepted) 4-1-2019-5165251-68
11 [명세서등 보정]보정서(심사관 직권보정)
2019.09.05 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-5028100-11
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.11.01 수리 (Accepted) 4-1-2019-5228968-96
13 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2020.02.27 수리 (Accepted) 1-1-2020-0209158-78
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.03.30 수리 (Accepted) 4-1-2020-5073634-85
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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기판이 준비되는 단계;상기 기판 상에 제1 반도체 층을 형성하는 단계;상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇으며, TMDC(transition metal dichalcogenide)를 포함하는 제2 반도체 층을 형성하는 단계;상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 산소 결핍 조건에서 형성되며,상기 게이트 전극을 형성하는 단계 후에,상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계;상기 노출된 제2 반도체 층 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계; 및상기 제1 보호층을 열처리하여, 게이트 전극으로 덮이지 않은 상기 제1 및 제2 반도체 층의 일부 영역에 수소 이온을 확산시켜 도전성 컨택 영역으로 변경시키는 단계를 더 포함하며, 상기 도전성 컨택 영역의 측면과 상기 제1 및 제2 반도체 층의 측면이 전기적으로 컨택하며, 상기 제2 반도체 층의 TMDC는 상기 수소 이온이 상기 제2 반도체 층의 비 노출 영역으로의 면 방향 침투를 저지하는 박막 트랜지스터의 제조 방법
2 2
기판이 준비되는 단계;상기 기판 상에 제1 반도체 층을 형성하는 단계;상기 제1 반도체 층 상에, 상기 제1 반도체 층 보다 두께가 얇은 제2 반도체 층을 형성하는 단계;상기 제1 반도체 층 및 상기 제2 반도체 층을 패터닝하는 단계;상기 제2 반도체 층 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 게이트 전극을 형성하는 단계를 포함하되,상기 제1 반도체 층은 산소 분위기에서 DC 스퍼터링(sputtering)으로 형성되고, 상기 제2 반도체 층은 마그네트론 스퍼터링(magnetic field shielded sputtering, MFSS), 원자층 증착(atomic layer deposition, ALD) 또는 용액 공정을 이용하여 증착되며,상기 게이트 전극을 형성하는 단계 후에,상기 게이트 절연막을 패터닝하여 상기 제2 반도체 층의 일부 영역을 외부로 노출시키는 단계;상기 노출된 제2 반도체 층 및 상기 게이트 전극을 덮는 제1 보호층을 형성하는 단계; 및상기 제1 보호층을 열처리하여, 게이트 전극으로 덮이지 않은 상기 제1 및 제2 반도체 층의 일부 영역에 수소 이온을 확산시켜 도전성 컨택 영역으로 변경시키는 단계를 더 포함하며,상기 도전성 컨택 영역의 측면과 상기 제1 및 제2 반도체 층의 측면이 전기적으로 컨택하며, 상기 제2 반도체 층의 TMDC는 상기 수소 이온이 상기 제2 반도체 층의 비 노출 영역으로의 면 방향 침투를 저지하는 박막 트랜지스터의 제조 방법
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제1항 또는 제2항에 있어서,상기 제1 반도체 층은 비정질 실리콘 또는 금속 산화물을 포함하는 박막 트랜지스터의 제조 방법
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제1항에 있어서,상기 제1 보호층의 소스는 확산될 수소 이온을 제공하는 SiNx:H인 것을 포함하는 박막 트랜지스터의 제조 방법
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11 11
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12 12
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1 WO2019050266 WO 세계지적재산권기구(WIPO) FAMILY

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순번 패밀리번호 국가코드 국가명 종류
1 WO2019050266 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 고려대학교 세종산학협력단 미래성장동력사업 스트레쳐블 디스플레이를 위한 20%이상 신축성을 갖는 백플레인, 발광화소용 소재·소자·공정 원천 기술 개발