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제1 구동 입력 펄스를 입력 받고, 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지;제2m 구동 입력 펄스 및 제2m+1 구동 입력 펄스(단, m은 1 내지 k-1 사이의 자연수)를 입력 받고, 제k+1 스테이지(단, k는 2 내지 n-1 사이의 자연수)에서 제k 입력 펄스 및 제 k' 입력 펄스를 입력 받으며, 제k+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제k 스테이지; 및전원을 입력 받고, 제2k 구동 입력 펄스 및 제2k+1 구동 입력 펄스를 입력 받으며, 출력은 상기 제k 스테이지의 입력으로 연결되는 제n 스테이지(단, n=k+1)를 포함하며,상기 제1 스테이지는, 제1 스위치 및 제2 스위치를 포함하며, 제1 스위치의 입력은 제2 스테이지에 연결되고, 제2 스위치의 입력은 상기 제1 구동 입력 펄스인 것을 특징으로 하며, 상기 제k 스테이지는, 제3 스위치, 제4 스위치, 제5 스위치, 제6 스위치 및 제11 스위치를 포함하며, 제3 스위치의 입력은 상기 제k 입력 펄스이고, 제4 스위치의 입력은 상기 제2m 구동 입력 펄스며, 제5 스위치의 입력은 상기 제2m+1 구동 입력 펄스, 제6 스위치의 입력은 상기 제k' 입력 펄스인 것을 특징으로 하며, 상기 n 스테이지는 제7 스위치, 제8 스위치, 제9 스위치, 제10 스위치 및 제12 스위치를 포함하며, 제7 스위치의 입력 및 제8 스위치의 입력은 상기 제2k 구동 입력 펄스고, 제9 스위치의 입력은 상기 제2k+1 구동 입력 펄스며, 제10 스위치의 입력은 상기 전원인 것을 특징으로 하는 펄스 드라이버
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제1항에 있어서,상기 제1 스위치 내지 상기 제12 스위치는 트랜지스터이며,상기 제2 스위치, 상기 제4 스위치 내지 제6 스위치 및 제8 스위치 내지 제12 스위치의 입력은 트랜지스터의 게이트 입력이고,상기 제1 스위치, 상기 제3 스위치 및 상기 제7 스위치의 입력은 트랜지스터의 소스 입력인펄스 드라이버
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3
제1항에 있어서,상기 제2 스테이지는 제1 커패시터(Cs1)를 포함하고, 상기 제1 스위치의 게이트 입력은 상기 제2 스테이지의 상기 제1 커패시터(Cs1) 일단에 연결되고, 상기 제1 스위치의 소스 입력은 상기 제2 스테이지의 상기 제1 커패시터(Cs1) 타단에 연결된 것인 펄스 드라이버
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제1항에 있어서, 상기 제k+1 스테이지는 제k 커패시터(Csk)를 포함하고, 상기 k 입력 펄스는, 상기 제k 커패시터(Csk)의 일단에서 출력된 것이며,상기 k' 입력 펄스는, 상기 제k 커패시터(Csk)의 타단에서 출력되는 것인 펄스 드라이버
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제1항에 있어서, 상기 제1 스테이지는,출력 펄스를 출력하는 펄스 드라이버 출력단(CLKOUT);상기 제1 구동 입력 펄스에 따라 펄스 드라이버 출력단(CLKOUT)과 기준단 사이를 스위칭하는 n형의 스위치소자(MN1); 및상기 제2 스테이지로부터 입력된 펄스에 따라, 펄스 드라이버 출력단(CLKOUT)과 제1 스테이지의 제1 마디(V1p) 사이를 스위칭하는 p형의 스위치소자(Mp1)를 포함하며,상기 제k 스테이지는,타단이 제k-1 마디(Vk-1P)에 연결된 제k-1 캐패시터(CSk-1);제2m(단, m은 1 내지 k-1 사이의 자연수) 외부 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MNk);상기 제k 입력 펄스에 따라 제k-1 캐패시터(CSk-1)의 일단과 제k+1 스테이지의 제k 마디(VkP) 사이를 스위칭하는 p형의 스위치소자(MPk);제2m+1 외부 입력 펄스에 따라 기준단과 스위치소자(MPDk)의 게이트 사이를 스위칭하는 n형의 스위치소자(MNSk);상기 제k' 입력 펄스에 따라 상기 제k-1 마디(Vk-1P)와 스위치소자(MPDk)의 게이트 사이를 스위칭하는 p형의 스위치소자(MPSk); 및게이트에 입력되는 신호에 따라 전원과 제k-1 마디(Vk-1P) 사이를 스위칭하는 p형의 스위치소자(MPDk);를 포함하며,상기 제n 스테이지는,타단이 제k 마디(VkP)에 연결된 제k 캐패시터(CSk);제2k 외부 입력 펄스에 따라 제k 캐패시터(CSk)의 일단과 기준단 사이를 스위칭하는 n형의 스위치소자(MNn);상기 제2k 외부 입력 펄스에 따라 제k 캐패시터(CSk)의 일단과 전원 사이를 스위칭하는 p형의 스위치소자(MPn);제2k+1 외부 입력 펄스에 따라 기준단과 스위치소자(MPDn)의 게이트 사이를 스위칭하는 n형의 스위치소자(MNSn);상기 전원에 따라 상기 제k 마디(VkP) 와 스위치소자(MPDn)의 게이트 사이를 스위칭하는 p형의 스위치소자(MPSn); 및게이트에 입력되는 신호에 따라 전원과 제k 마디(VkP) 사이를 스위칭하는 p형의 스위치소자(MPDn);를 포함하는 펄스 드라이버
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제1 구동 입력 펄스를 입력 받고, 제2 스테이지와 연결되거나 단선되며 출력 펄스를 출력하는 제1 스테이지와, 제2m 구동 입력 펄스 및 제2m+1 구동 입력 펄스(단, m은 1 내지 k-1 사이의 자연수)를 입력 받고, 제k+1 스테이지(단, k는 2 내지 n-1 사이의 자연수)에서 제k 입력 펄스 및 제 k' 입력 펄스를 입력 받으며, 제k+1 스테이지와 연결되거나 단선되는 제2 스테이지 내지 제k 스테이지 및 전원을 입력 받고, 제2k 구동 입력 펄스 및 제2k+1 구동 입력 펄스를 입력 받으며, 출력은 상기 제k 스테이지의 입력으로 연결되는 제n 스테이지(단, n=k+1)를 포함하되, 상기 스테이지들 사이의 연결 여부에 따라 상기 전원을 가공하여 출력 펄스로 출력하는 펄스 드라이버의 구동 방법으로서,(a) 입력 펄스를 각 스테이지로 입력시키는 단계; 및(b) 입력 펄스에 따라 각 스테이지들 사이의 연결 여부를 조절하는 단계;를 포함하고,상기 제1 스테이지는, 제1 스위치 및 제2 스위치를 포함하며, 제1 스위치의 입력은 제2 스테이지에 연결되고, 제2 스위치의 입력은 상기 제1 구동 입력 펄스인 것을 특징으로 하며, 상기 제k 스테이지는, 제3 스위치, 제4 스위치, 제5 스위치, 제6 스위치 및 제11 스위치를 포함하며, 제3 스위치의 입력은 상기 제k 입력 펄스이고, 제4 스위치의 입력은 상기 제2m 구동 입력 펄스며, 제5 스위치의 입력은 상기 제2m+1 구동 입력 펄스, 제6 스위치의 입력은 상기 제k' 입력 펄스인 것을 특징으로 하며, 상기 n 스테이지는 제7 스위치, 제8 스위치, 제9 스위치, 제10 스위치 및 제12 스위치를 포함하며, 제7 스위치의 입력 및 제8 스위치의 입력은 상기 제2k 구동 입력 펄스고, 제9 스위치의 입력은 상기 제2k+1 구동 입력 펄스며, 제10 스위치의 입력은 상기 전원인 것을 특징으로 하는 펄스 드라이버의 구동 방법
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