| 1 |
1
싱글(single-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환하는 클록 분배부;상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(transmission gate)가 직렬로 연결되며, 상기 전달게이트를 이용하여 제1 신호를 제어하는 제1 피드포워드 등화기부;상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 제2 신호를 제어하는 제2 피드포워드 등화기부; 및상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부;를 포함하는 저전력 펄스폭변조 송신기
|
| 2 |
2
제 1항에 있어서,상기 클록 분배부는,이미터 결합의 전류 스위치를 구비하고, 상기 싱글 형태의 클록 신호를 상기 차동 형태의 클록 신호로 변환하면서 신호 포맷을 전류모드로직 신호로 변환시키는 전류모드로직(Current-Mode Logic); 상기 전류모드로직과 연결되고, 클록 신호가 동시에 구동되도록 신호를 보상하는 전류모드로직 버퍼; 및상기 전류모드로직 버퍼와 연결되고, 상기 전류모드로직 신호를 CMOS로직 신호로 신호 포맷을 변환하는 CMOS 변환회로;를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기
|
| 3 |
3
제 1항에 있어서,상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부는,상기 전달게이트 역할을 수행하는 복수의 래치;두 개의 입력단이 상기 래치로부터 출력된 두 개의 입력 신호를 입력받고, 상기 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력하는 복수의 셀렉터 회로; 및상기 복수의 셀렉터 회로 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭하는 복수의 증폭기;를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기
|
| 4 |
4
제 1항에 있어서,상기 제1 신호는 펄스폭변조의 최상위 비트(most significant bit) 신호이고,상기 제2 신호는 펄스폭변조의 최하위 비트(least significant bit) 신호인 것을 특징으로 하는 저전력 펄스폭변조 송신기
|
| 5 |
5
제 1항에 있어서,상기 펄스폭변조 구동부는,상기 제1 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제1 결합기; 및상기 제2 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제2 결합기;를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기
|
| 6 |
6
제 5항에 있어서,상기 제1 결합기 및 제2 결합기는,상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부를 통과한 지연된 신호에 가중치(weight)를 부여하여 지연시간을 보상하는 것을 특징으로 하는 저전력 펄스폭변조 송신기
|
| 7 |
7
제 5항에 있어서,상기 제1 결합기 및 상기 제2 결합기는,출력노드에 기생 커패시터 성분으로 인한 대역폭 저하를 보상하는 직렬 인덕터;를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기
|
| 8 |
8
싱글 형태의 클록 신호를 입력받아 차동 형태의 클록 신호로 변환하는 클록 분배부;상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 펄스폭변조의 최상위 비트인 제1 신호를 제어하는 제1 피드포워드 등화기부;상기 클록 분배부로부터 클록 신호를 수신하고, 상기 제1 피드포워드 등화기부와 동일한 구조를 가지는 전달게이트를 이용하여 펄스폭변조의 최하위 비트인 제2 신호를 제어하는 제2 피드포워드 등화기부; 및상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부;를 포함하는 저전력 펄스폭변조 송신기
|
