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1
입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성하도록 구성되는 발진 회로;상기 제 1 클럭에 기초하여 제 2 클럭을 출력하도록 구성되는 위상 반전 회로; 및기준 시간 이상의 시간 동안 상기 입력 신호의 위상과 상기 제 2 클럭의 위상 사이의 위상차가 기준 값 보다 작은 경우 제 1 논리 값을 갖는 제어 신호를 생성하고, 상기 위상차가 상기 기준 값 이상이거나 상기 기준 시간 보다 짧은 시간 동안 상기 위상차가 상기 기준 값 보다 작은 경우 제 2 논리 값을 갖는 상기 제어 신호를 생성하도록 구성되는 위상 검출 회로를 포함하되,상기 위상 반전 회로는, 상기 제어 신호의 논리 값이 상기 제 1 논리 값으로부터 상기 제 2 논리 값으로 변하거나 상기 제어 신호의 상기 논리 값이 상기 제 2 논리 값으로부터 상기 제 1 논리 값으로 변하는 경우, 상기 제 2 클럭의 위상을 반전시키도록 더 구성되는 전자 회로
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2
제 1 항에 있어서,상기 위상 검출 회로는 상기 제 2 클럭에 포함되는 펄스들의 개수를 카운팅 하도록 더 구성되는 전자 회로
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| 3 |
3
제 2 항에 있어서,상기 위상 검출 회로에 의해 상기 기준 시간에 대응하는 기준 개수 이상의 펄스들이 카운팅되는 경우, 상기 제 1 논리 값을 갖는 상기 제어 신호를 출력하도록 더 구성되는 전자 회로
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4
제 1 항에 있어서,상기 발진 회로는,상기 위상차에 기초하여 상기 제 1 클럭의 위상을 조정하도록 더 구성되는 전자 회로
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5
제 1 항에 있어서,상기 위상차와 관련되는 제 1 신호를 생성하도록 구성되는 위상 비교 회로; 및상기 제 1 신호에 기초하여 상기 위상차와 관련되는 레벨을 갖는 제 2 신호를 전달하도록 구성되는 필터 회로를 더 포함하는 전자 회로
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6
제 5 항에 있어서,상기 위상 비교 회로는, 상기 제 2 클럭, 및 상기 제 2 클럭에 기초하여 샘플링되는 상기 입력 신호를 디지털 수신회로로 제공하도록 구성되는 전자 회로
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7
제 5 항에 있어서,상기 발진 회로는, 상기 제 2 신호에 기초하여 조정되는 주파수를 갖는 전압에 기초하여 상기 제 1 클럭을 출력하도록 더 구성되는 전자 회로
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8
입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성하도록 구성되는 발진 회로;상기 입력 신호의 위상과 상기 제 1 클럭의 위상 사이의 위상차에 대응하는 레벨을 갖는 제어 전압을 생성하도록 구성되는 증폭 회로;상기 제 1 클럭에 기초하여 제 2 클럭을 출력하도록 구성되는 위상 반전 회로; 및상기 위상 반전 회로를 제어하기 위한 제어 신호를 출력하고, 기준 시간 이상의 시간 동안 상기 제어 전압의 레벨이 제 1 레벨 보다 낮거나 제 2 레벨 보다 높은 경우 상기 제어 신호의 논리 값을 천이시키고, 상기 제 1 레벨은 상기 제 2 레벨 보다 낮은 위상 검출 회로를 포함하되,상기 위상 반전 회로는, 상기 제어 신호의 상기 논리 값이 천이되는 경우, 상기 제 2 클럭의 위상을 반전시키도록 더 구성되는 전자 회로
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9
제 8 항에 있어서,상기 위상 검출 회로는, 상기 기준 시간 보다 짧은 시간 동안 상기 제어 전압의 상기 레벨이 상기 제 1 레벨 보다 낮거나 상기 제 2 레벨 보다 높은 경우 상기 제어 신호의 상기 논리 값을 유지시키도록 더 구성되는 전자 회로
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10
제 8 항에 있어서,상기 위상 검출 회로는, 상기 제어 전압의 상기 레벨이 상기 제 1 레벨 이하이고 상기 제 2 레벨 이하인 경우 상기 제어 신호의 상기 논리 값을 유지시키도록 더 구성되는 전자 회로
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11
제 8 항에 있어서,상기 위상 검출 회로는,상기 제어 전압의 상기 레벨과 상기 제 1 레벨을 비교하고, 상기 제어 전압의 상기 레벨과 상기 제 2 레벨을 비교하도록 더 구성되는 전자 회로
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12
제 8 항에 있어서,상기 위상 검출 회로는, 상기 제어 전압의 상기 레벨이 상기 제 1 레벨 보다 낮거나 상기 제 2 레벨 보다 높은 경우 상기 제 2 클럭에 포함되는 펄스들을 카운팅하도록 더 구성되는 전자 회로
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13
제 12 항에 있어서,상기 위상 검출 회로는, 상기 카운팅되는 상기 펄스들의 개수가 상기 기준 시간에 대응하는 기준 개수 이상인 경우 상기 제어 신호의 상기 논리 값을 천이시키도록 더 구성되는 전자 회로
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14
입력 신호를 샘플링하기 위해 사용될 제 1 클럭을 생성하도록 구성되는 발진 회로;상기 제 1 클럭에 기초하여 제 2 클럭을 출력하도록 구성되는 위상 반전 회로; 및상기 입력 신호의 위상과 상기 제 1 클럭의 위상 사이의 위상차가 기준 값 보다 작은 시간 구간 동안 상기 위상 반전 회로로부터 수신되는 상기 제 2 클럭에 포함되는 펄스들의 개수가 기준 개수 이상인 경우, 제어 신호의 논리 값을 천이시키도록 구성되는 위상 검출 회로를 포함하되,상기 위상 반전 회로는, 상기 제어 신호의 상기 논리 값이 천이되는 경우, 상기 제 2 클럭의 위상을 반전시키도록 더 구성되는 전자 회로
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15
제 14 항에 있어서,상기 위상 검출 회로는,상기 입력 신호의 상승 엣지 및 하강 엣지에 응답하여 제 1 논리 값을 갖는 제 1 신호를 출력하도록 구성되는 제 1 플립플랍;상기 제 2 클럭의 상승 엣지에 응답하여 상기 제 1 논리 값을 갖는 제 2 신호를 출력하도록 구성되는 제 2 플립 플랍을 포함하는 전자 회로
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제 15 항에 있어서,상기 위상 검출 회로는,상기 제 2 신호에 기초하여 상기 제 1 신호를 샘플링함으로써 제 3 신호를 출력하도록 구성되는 제 3 플립 플랍; 및상기 제 1 신호에 기초하여 상기 제 2 신호를 샘플링함으로써 제 4 신호를 출력하도록 구성되는 제 4 플립플랍을 더 포함하는 전자 회로
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제 16 항에 있어서,상기 제 3 신호의 논리 값과 상기 제 4 신호의 논리 값에 대한 논리 연산에 기초하여, 상기 제 2 클럭에 포함되는 펄스들의 개수를 카운팅하도록 구성되는 카운터를 더 포함하는 전자 회로
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