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다이오드 구조체, 복수의 게이트 전극 및 복수의 접근 전자소자를 포함하고,상기 다이오드 구조체가 상기 복수의 게이트 전극 중 제1 게이트 전극과 상기 복수의 접근 전자소자 중 제1 접근 전자소자를 통해 전압을 인가받을 시, 제1 방향 접근(access)을 수행되며, 상기 복수의 게이트 전극 중 제2 게이트 전극과 상기 복수의 접근 전자소자 중 제2 접근 전자소자를 통해 전압을 인가받을 시, 제2 방향 접근(access)을 수행되고,상기 다이오드 구조체는 제1 도전형 영역, 제2 도전형 영역, 상기 제1 도전형 영역과 상기 제2 도전형 영역 사이에 배치된 진성 영역 및 상기 진성 영역과 상기 제2 도전형 영역 사이에 배치된 장벽영역을 포함하며,상기 제1 게이트 전극은 상기 진성 영역의 주변에 배치되고,상기 제2 게이트 전극은 상기 제1 게이트 전극과 전기적으로 절연되고, 상기 진성 영역을 기준으로 상기 제1 게이트 전극과 대칭되도록 배치되며,상기 제1 도전형 영역은 상기 제1 방향 접근(access)이 제어되도록 상기 제1 접근 전자소자의 드레인 전극과 연결되고, 상기 제2 방향 접근(access)이 제어되도록 상기 제2 접근 전자소자의 드레인 전극과 연결되는 피드백 전계효과 전자소자
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제1항에 있어서,상기 제1 게이트 전극은 제1 워드 라인에 연결되고, 상기 제2 게이트 전극은 제2 워드 라인에 연결되며, 상기 제1 접근 전자소자의 게이트 전극은 제3 워드 라인에 연결되고, 상기 제2 접근 전자소자의 게이트 전극은 제4 워드 라인에 연결되는피드백 전계효과 전자소자
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제3항에 있어서,상기 제1 워드 라인 및 상기 제3 워드 라인을 통하여 전압 펄스가 인가되면 상기 제1 방향 접근이 수행되고,상기 제2 워드 라인 및 상기 제4 워드 라인을 통하여 전압 펄스가 인가되면 상기 제2 방향 접근이 수행되는피드백 전계효과 전자소자
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제4항에 있어서,상기 제1 게이트 전극 및 상기 제1 접근 전자소자의 게이트 전극에 상기 제1 워드 라인 및 상기 제3 워드 라인을 통하여 전압 펄스가 동시에 인가되는 경우, 상기 제2 도전형 영역을 통해 인가되는 비트 라인 전압의 크기에 기초하여 제1 논리 상태 또는 제2 논리 상태 중 어느 하나 상태의 데이터를 저장하는 피드백 전계효과 전자소자
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제4항에 있어서,상기 제1 접근 전자소자는 상기 제2 도전형 영역을 통해 비트 라인 전압 펄스가 인가되고, 상기 제1 접근 전자소자의 게이트 전극에 상기 제3 워드 라인을 통해 전압 펄스가 인가되는 경우, 상기 진성 영역으로부터 제1 소스 라인을 통하여 상기 진성 영역의 데이터 상태와 관련된 전류를 출력하는피드백 전계효과 전자소자
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제1항에 있어서,상기 제1 도전형 영역 및 상기 장벽 영역은 n형 분술물이 도핑되고, 상기 제2 도전형 영역은 p형 불순물이 도핑되며,상기 제1 방향 접근(access)은 상기 다이오드 구조체를 기준으로 행(row) 방향 접근에 상응하고, 상기 제2 방향 접근(access)은 상기 다이오드 구조체를 기준으로 열(column) 방향 접근에 상응하는피드백 전계효과 전자소자
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제1항에 있어서,상기 제1 게이트 전극과 상기 진성 영역 사이에 배치되는 제1 게이트 절연막; 및상기 제2 게이트 전극과 상기 진성 영역 사이에 배치되는 제2 게이트 절연막을 더 포함하는피드백 전계효과 전자소자
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다이오드 구조체, 제1 및 제2 게이트 전극, 제1 및 제2 접근 전자소자를 각각 포함하는 복수의 피드백 전계효과 전자소자;상기 복수의 피드백 전계효과 전자소자에 대하여 제1 방향으로 연결된 제1 뉴런(neuron) 소자; 및상기 복수의 피드백 전계효과 전자소자에 대하여 제2 방향으로 연결된 제2 뉴런(neuron) 소자를 포함하고,상기 복수의 피드백 전계효과 전자소자는 상기 제1 뉴런 소자의 제1 발화 시간이 상기 제2 뉴런 소자의 제2 발화 시간보다 빠른 경우, 상기 제1 발화 시간과 상기 제2 발화 시간 사이에서 제1 논리 상태의 데이터를 저장하고, 상기 제2 발화 시간이 상기 제1 발화 시간 보다 빠른 경우, 상기 제1 발화 시간과 상기 제2 발화 시간 사이에서 제2 논리 상태의 데이터를 저장하는배열 회로
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제9항에 있어서,상기 제1 뉴런(neuron) 소자의 발화는 상기 다이오드 구조체에 비트 라인 전압 펄스를 인가시키고, 상기 제1 접근 전자소자의 게이트 전극에 연결된 제3 워드 라인을 통해 제3 전압 펄스를 인가시키며,상기 제2 뉴런(neuron) 소자의 발화는 상기 제1 게이트 전극에 연결된 제1 워드 라인을 통해 제1 전압 펄스를 인가시키는배열 회로
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제10항에 있어서,상기 제1 전압 펄스와 상기 제3 전압 펄스의 펄스폭은 동일하고,상기 제1 전압 펄스가 인가 된 후, 상기 제3 전압 펄스가 인가되는 경우, 상기 복수의 피드백 전계효과 전자소자는 상기 제2 논리 상태의 데이터를 저장하며,상기 제3 전압 펄스가 인가 된 후, 상기 제1 전압 펄스가 인가되는 경우, 상기 복수의 피드백 전계효과 전자소자는 상기 제1 논리 상태의 데이터를 저장하는배열 회로
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제10항에 있어서,상기 복수의 피드백 전계효과 전자소자 중 제1 피드백 전계효과 전자소자는 제2 피드백 전계효과 전자소자와 상기 제1 방향으로 연결되고, 상기 제1 뉴런(neuron) 소자의 발화에 따라 상기 제3 전압 펄스를 인가받은 후, 상기 제1 전압 펄스를 인가받아 상기 제1 논리 상태 데이터를 저장하고,상기 제2 피드백 전계효과 전자소자는 상기 제1 뉴런(neuron) 소자의 발화에 따라 상기 제1 전압 펄스를 인가받은 후, 상기 제3 전압 펄스를 인가받아 상기 제2 논리 상태 데이터를 저장하는배열 회로
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제12항에 있어서,상기 제1 피드백 전계효과 전자소자에 연결된 제1 접근 전자소자의 제1 소스 라인을 통해 출력되는 전류 및 상기 제2 피드백 전계효과 전자소자에 연결된 제1 접근 전자소자의 제2 소스 라인을 통해 출력되는 전류에 기초하여 행 방향 데이터를 읽는 동작을 수행하는배열 회로
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제9항에 있어서,상기 제1 뉴런(neuron) 소자의 발화는 상기 다이오드 구조체에 비트 라인 전압 펄스를 인가시키고, 상기 제2 접근 전자소자의 게이트 전극에 연결된 제4 워드 라인을 통해 제4 전압 펄스를 인가시키며,상기 제2 뉴런(neuron) 소자의 발화는 상기 제2 게이트 전극에 연결된 제2 워드 라인을 통해 제2 전압 펄스를 인가시키는배열 회로
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제14항에 있어서,상기 복수의 피드백 전계효과 전자소자 중 제2 피드백 전계효과 전자소자는 제3 피드백 전계효과 전자소자와 상기 제2 방향으로 연결되고, 상기 제1 뉴런(neuron) 소자의 발화에 따라 상기 제2 전압 펄스를 인가받은 후, 제4 전압 펄스를 인가받아 상기 제2 논리 상태 데이터를 저장하고,상기 제3 피드백 전계효과 전자소자는 상기 제4 전압 펄스를 인가받은 후, 상기 제2 전압 펄스를 인가받아 상기 제1 논리 상태 데이터를 저장하는배열 회로
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제15항에 있어서,상기 복수의 피드백 전계효과 전자소자 중 제1 피드백 전계효과 전자소자에 연결된 제2 접근 전자소자의 제4 소스 라인을 통해 출력되는 전류 및 상기 제3 피드백 전계효과 전자소자에 연결된 제2 접근 전자소자의 제4 소스 라인을 통해 출력되는 전류에 기초하여 열 방향 데이터를 읽는 동작을 수행하는배열 회로
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