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다이오드 구조체의 소오스 영역과 접근 전자소자의 드레인 영역이 직렬 연결된 복수의 피드백 전계효과 전자소자를 포함하고,상기 다이오드 구조체는 비트 라인 및 제1 워드 라인과 연결되고,상기 접근 전자소자는 소오스 라인 및 제2 워드 라인과 연결되며,상기 비트 라인, 상기 제1 워드 라인 및 상기 제2 워드 라인에 선택적으로 전압을 인가하여 임의 접근(random access) 동작을 수행하고,상기 다이오드 구조체는 상기 제1 워드 라인을 통해 제1 게이트 전압을 인가 받고, 상기 제2 워드 라인을 통하여 인가된 제2 게이트 전압을 상기 접근 전자소자를 통해 인가 받으며, 상기 비트 라인의 전압 크기가 기준 전압보다 클 경우, 제1 논리 상태의 데이터를 저장하고, 상기 비트 라인의 전압 크기가 상기 기준 전압보다 작을 경우, 제2 논리 상태의 데이터를 저장하는배열 회로
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제1항에 있어서,상기 다이오드 구조체는 상기 제1 워드 라인과 상기 접근 전자소자를 통하여 상기 제1 게이트 전압 및 상기 제2 게이트 전압이 인가되지 않고, 상기 비트 라인의 전압 크기가 상기 기준 전압보다 클 경우, 상기 저장된 데이터를 유지하는배열 회로
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제3항에 있어서,상기 다이오드 구조체는 상기 제1 게이트 전압이 제1 문턱 전압보다 높을 경우, 상기 제1 게이트 전압을 제1 상태로 인식하고, 상기 제2 게이트 전압이 제2 문턱 전압보다 높을 경우, 상기 제2 게이트 전압을 상기 제1 상태로 인식하는배열 회로
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제1항에 있어서,상기 다이오드 구조체는 상기 제2 게이트 전압만이 인가되고, 상기 비트 라인의 전압 크기가 상기 기준 전압보다 클 경우, 상기 소오스 영역을 통하여 상기 소오스 라인으로 전류를 출력하는배열 회로
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제5항에 있어서,상기 출력된 전류의 크기가 기준 전류보다 클 경우, 상기 저장된 데이터의 상태는 제1 논리 상태이고, 상기 출력된 전류의 크기가 상기 기준 전류보다 작을 경우, 상기 저장된 데이터의 상태는 제2 논리 상태인배열 회로
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다이오드 구조체의 소오스 영역과 접근 전자소자의 드레인 영역이 직렬 연결된 복수의 피드백 전계효과 전자소자를 포함하고,상기 다이오드 구조체는 비트 라인 및 제1 워드 라인과 연결되고,상기 접근 전자소자는 소오스 라인 및 제2 워드 라인과 연결되며,상기 비트 라인, 상기 제1 워드 라인 및 상기 제2 워드 라인에 선택적으로 전압을 인가하여 임의 접근(random access) 동작을 수행하고,상기 다이오드 구조체는 제1 소오스 영역, 제1 드레인 영역, 상기 제1 소오스 영역과 상기 제1 드레인 영역 사이에 배치된 진성 영역 및 상기 진성 영역과 상기 제1 드레인 영역 사이에 배치된 장벽영역, 상기 진성 영역을 둘러싸도록 배치되는 제1 게이트 전극을 포함하고,상기 접근 전자 소자는 제2 소오스 영역, 제2 드레인 영역, 게이트 영역 및 상기 게이트 영역을 둘러싸도록 배치되는 제2 게이트 전극을 포함하고, 상기 제2 드레인 영역이 상기 제1 소오스 영역과 직렬로 연결되는배열 회로
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제7항에 있어서,상기 제1 드레인 영역은 비트 라인에 연결되고,상기 제2 소오스 영역은 소오스 라인에 연결되며,상기 제1 게이트 전극은 제1 워드 라인에 연결되고,상기 제2 게이트 전극은 제2 워드 라인에 연결되는배열 회로
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제8항에 있어서,상기 접근 전자소자는 수직 방향으로, 상기 소오스 라인 상에 상기 제2 소오스 영역이 형성되고, 상기 게이트 영역이 형성된 후, 상기 제2 게이트 전극을 통하여 상기 제2 워드 라인이 연결되고, 상기 제2 드레인 영역이 형성되며, 상기 제2 드레인 영역 상에 상기 제1 소오스 영역이 형성되어 직렬 연결되는배열 회로
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제9항에 있어서,상기 다이오드 구조체는 상기 수직 방향으로, 상기 제1 소오스 영역 상에 상기 진성 영역이 형성된 후, 상기 제1 게이트 전극을 통하여 상기 제1 워드 라인이 연결되고, 상기 진성 영역 상에 상기 장벽 영역이 형성되며, 상기 장벽 영역 상에 상기 제1 드레인 영역이 형성되고, 상기 제1 드레인 영역에 비트 라인이 연결되는배열 회로
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제8항에 있어서,상기 다이오드 구조체는 상기 제1 워드 라인과 상기 제2 워드 라인을 통하여 게이트 전압을 인가받은 경우, 상기 비트 라인의 전압 크기에 기초하여 데이터를 저장하는배열 회로
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제7항에 있어서,상기 피드백 전계효과 전자 소자는 상기 제1 게이트 전극과 상기 진성 영역 사이에 배치되는 제1 게이트 절연막; 및상기 제2 게이트 전극과 상기 게이트 영역 사이에 배치되는 제2 게이트 절연막을 더 포함하는배열 회로
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