| 1 |
1
2개의 단(stage)을 포함하여 파이프라인(pipeline) 구조를 형성하는 SAR(successive-approximation register) ADC(analog-to-digital converter); 및상기 2개의 단 사이에 연결되어 제 1 단의 잔류전압을 증폭하는 잔류전압 증폭기;를 포함하고,상기 SAR ADC의 제 1 단은,2개 채널로 구성되어 입력신호를 샘플링하는 제 1 DAC(digital-to-analog converter)와 기준전압을 생성하는 제 2 DAC를 포함하되,상기 제 1 DAC와 상기 제 2 DAC는 서로 다른 구조를 가지며 분리되어 형성되고, 서로 다른 단위 커패시턴스(unit capacitance)를 사용하는 것을 특징으로 하는 아날로그 디지털 컨버터(analog-to-digital converter, ADC)
|
| 2 |
2
삭제
|
| 3 |
3
제 1 항에 있어서,상기 SAR ADC의 제 1 단은,상기 제 2 DAC가 상기 제 1 DAC에 비해 상대적으로 더 작은 단위 커패시턴스를 사용하고,SAR 동작시 상기 제 1 DAC에 비해 상대적으로 더 적은 스위칭 에너지를 소모하는 상기 제 2 DAC만이 스위칭 동작을 수행하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 4 |
4
제 1 항에 있어서,상기 SAR ADC의 제 1 단은,상기 제 1 DAC와 상기 제 2 DAC가 서로 다른 커패시터 개수를 갖는 이진 가중치 커패시터 구조를 형성하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 5 |
5
제 4 항에 있어서,상기 SAR ADC의 제 1 단은,상기 제 1 DAC가 샘플링 동작시 입력신호가 인가되고, 홀딩 동작시 공통전압이 인가되고, 증폭 동작시 변환된 디지털 코드에 해당하는 전압이 인가되며,상기 제 2 DAC가 SAR 동작시 공통전압 기반의 스위칭에 따른 전압이 인가되고, 비교 동작에서 요구되는 기준전압을 순차적으로 생성하여 비교기에 전달하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 6 |
6
제 1 항에 있어서,상기 SAR ADC의 제 1 단은,상기 제 1 DAC와 상기 제 2 DAC가 SAR 동작시 하나의 비교기를 공유하고, 비교 결과를 SAR 논리회로(logic)에 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 7 |
7
제 6 항에 있어서,상기 비교기는,SAR 동작을 수행하기 위해 상기 제 1 DAC 및 상기 제 2 DAC으로부터 각각 신호를 전달받도록 두 쌍의 차동 입력단을 갖는 이중 테일(double tail) 구조를 형성하되,상기 제 1 DAC에 입력신호가 샘플링된 후 홀딩되는 동안 상기 제 2 DAC가 SAR 동작에 의해 결정된 디지털 코드에 따라 순차적으로 기준전압을 생성하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 8 |
8
제 1 항에 있어서,상기 잔류전압 증폭기는,상기 SAR ADC의 제 1 단의 상기 제 1 DAC에 연결되어 2개 채널에서 공유하는 링(Ring) 증폭기인 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 9 |
9
제 8 항에 있어서,상기 링 증폭기는,차동 구조의 3단 인버터(inverter)로 구성되며,제 1 단은 두 쌍의 인버터로 구성되어 제 1 단 각각의 채널 출력을 입력받고,제 1 두 인버터 쌍 단은 클록의 한 주기 동안 증폭과 리셋 동작을 번갈아가며 반복하며,제 2 및 제 3 인버터 쌍 단은 제 1 단의 증폭 동작 동안 연결되어 항상 증폭 동작을 수행하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 10 |
10
제 1 항에 있어서,상기 SAR ADC의 제 2 단은,상기 잔류전압 증폭기에 연결되고 최상위 비트(most significant bit, MSB) 커패시터 없이 공통모드전압에 기반하여 2개 채널의 DAC를 스위칭하며,2개 채널의 DAC에 연결된 비교기로부터 비교 결과를 각각의 SAR 논리회로에 출력하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 11 |
11
제 1 항에 있어서,상기 SAR ADC에 연결되는 디지털 교정회로; 및클록신호를 생성하는 클록(clock) 발생기;를 더 포함하는 아날로그 디지털 컨버터
|
| 12 |
12
2개의 단(stage)을 포함하여 파이프라인(pipeline) 구조를 형성하는 SAR(successive-approximation register) ADC(analog-to-digital converter);상기 2개의 단 사이에 연결되어 제 1 단의 잔류전압을 증폭하는 잔류전압 증폭기; 및상기 SAR ADC에 연결되는 디지털 교정회로;를 포함하고,상기 SAR ADC의 제 1 단은,2개 채널로 구성되어 입력신호를 샘플링하는 제 1 DAC(digital-to-analog converter)와 기준전압을 생성하는 제 2 DAC를 포함하되,상기 제 1 DAC와 상기 제 2 DAC는 서로 다른 커패시터열(capacitor array)을 가지며 분리되어 형성되는 것을 특징으로 하는 아날로그 디지털 컨버터(analog-to-digital converter, ADC)
|
| 13 |
13
제 12 항에 있어서,상기 커패시터열은,탑 플레이트(top plate) 및 바텀 플레이트(bottom plate) 간의 기생 커패시턴스(parasitic capacitance)를 감소시키는 구조의 차폐 커패시터를 포함하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 14 |
14
제 13 항에 있어서,상기 차폐 커패시터는,커패시터 내부에서 탑 플레이트 및 바텀 플레이트 역할을 번갈아가며 반복적으로 하도록 메탈을 엇갈려서 배치하는 구조를 갖는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 15 |
15
제 13 항에 있어서,상기 차폐 커패시터는,커패시터 최외곽 측면에서 커패시터 바텀 플레이트가 전체 커패시터를 차폐함으로써 인접 커패시터 간의 연결 유무에 따라 기생 커패시턴스에 의한 선형성 저하를 완화시키는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 16 |
16
제 13 항에 있어서,상기 차폐 커패시터의 메탈의 길이를 조절하여 단위 커패시터를 생성하되,상기 SAR ADC의 제 1 단은, 상기 제 1 DAC와 상기 제 2 DAC가 서로 다른 단위 커패시턴스(unit capacitance)를 사용하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 17 |
17
제 16 항에 있어서,상기 SAR ADC의 제 1 단은,상기 제 2 DAC가 상기 제 1 DAC에 비해 상대적으로 더 작은 단위 커패시턴스를 사용하고,SAR 동작시 상기 제 1 DAC에 비해 상대적으로 더 적은 스위칭 에너지를 소모하는 상기 제 2 DAC만이 스위칭 동작을 수행하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 18 |
18
제 12 항에 있어서,상기 SAR ADC의 제 1 단은,상기 제 1 DAC와 상기 제 2 DAC가 서로 다른 커패시터 개수를 갖는 이진 가중치 커패시터 구조를 형성하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 19 |
19
제 18 항에 있어서,상기 SAR ADC의 제 1 단은,상기 제 1 DAC의 커패시터 바텀 플레이트가 샘플링 동작시 입력신호가 인가되고, 홀딩 동작시 공통전압이 인가되고, 증폭 동작시 변환된 디지털 코드에 해당하는 전압이 인가되며,상기 제 2 DAC가 SAR 동작시 커패시터 바텀 플레이트에 공통전압 기반의 스위칭에 따른 전압이 인가되고, 탑 플레이트는 비교 동작에서 요구되는 기준전압을 순차적으로 생성하여 비교기에 전달하는 것을 특징으로 하는 아날로그 디지털 컨버터
|
| 20 |
20
제 1 항, 제 3 항 내지 제 19 항 중 어느 한 항의 아날로그 디지털 컨버터를 포함하는 모바일(mobile) 장치
|
