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평문을 수신하는 평문 수신부;상기 평문에 암호화 키로 제1 암호화 과정을 수행하여 제1 암호문을 생성하고 각각은 일대일 관계로서 전단 게이트의 출력이 후단 게이트의 입력으로 동작되도록 복수의 제1 가중치 전단 게이트들 및 복수의 제2 가중치 후단 게이트들로 구성된 비트치환 연산기를 통해 상기 제1 암호문의 비트치환을 수행하는 비트치환 수행부; 및비트치환된 상기 제1 암호문에 관한 제2 암호화 과정을 수행하여 제2 암호문을 생성하는 암호문 생성부를 포함하되,상기 비트치환 수행부는 제1 입력비트 및 제2 입력비트를 기초로 논리곱 연산을 수행한 후 제3 입력비트와 배타적 논리합 연산을 수행함으로써 제1 출력비트를 생성하고, 상기 제1 입력비트 및 제3 입력비트를 기초로 부정 논리합 연산을 수행한 후 제4 입력비트와 배타적 논리합 연산을 수행함으로써 제2 출력비트를 생성하며, 상기 제2 출력비트와 상기 제2 입력비트를 기초로 논리곱 연산을 수행한 후 상기 제1 입력비트와 배타적 논리합 연산을 수행함으로써 제3 출력비트를 생성하고, 상기 제1 출력비트와 상기 제4 입력비트를 기초로 논리곱 연산을 수행한 후 상기 제2 입력비트와 배타적 논리합 연산을 수행함으로써 제4 출력비트를 생성하는 상기 비트치환 연산기를 통해 상기 비트치환을 수행하는 것을 특징으로 하는 비트치환 연산기를 이용한 암호 장치
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제1항에 있어서, 상기 평문 수신부는상기 평문을 동일한 크기를 가지는 복수의 블록들로 분할하고 마지막 블록의 크기가 상이한 경우 패딩(padding) 연산을 수행하는 것을 특징으로 하는 비트치환 연산기를 이용한 암호 장치
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3
삭제
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4
삭제
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5
삭제
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제1항에 있어서, 상기 비트치환 수행부는제1 및 제2 입력블록들에 대해 상기 비트치환 연산기를 적용하여 제1 및 제2 치환블록들을 생성하고, 상기 제1 및 제2 치환블록들을 기초로 상기 비트치환 연산기와 배타적 논리합 및 배타적 부정 논리합 연산을 결합하여 생성된 확장 비트치환 연산기를 통해 상기 비트치환을 수행하는 것을 특징으로 하는 비트치환 연산기를 이용한 암호 장치
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7
제6항에 있어서, 상기 비트치환 수행부는상기 제1 및 제2 치환블록들을 배타적 논리합 연산하여 제1 출력 블록을 생성하고, 상기 제1 출력 블록에 대해 상기 비트치환 연산기를 적용한 후 상기 제2 치환블록과 배타적 논리합 연산을 수행함으로써 제2 출력 블록을 생성하는 상기 확장 비트치환 연산기를 통해 상기 비트치환을 수행하는 것을 특징으로 하는 비트치환 연산기를 이용한 암호 장치
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제6항에 있어서, 상기 비트치환 수행부는상기 제1 및 제2 치환블록들을 배타적 부정 논리합 연산하여 제1 출력 블록을 생성하고, 상기 제1 출력 블록에 대해 상기 비트치환 연산기를 적용한 후 상기 제2 치환블록과 배타적 논리합 연산을 수행함으로써 제2 출력 블록을 생성하는 상기 확장 비트치환 연산기를 통해 상기 비트치환을 수행하는 것을 특징으로 하는 비트치환 연산기를 이용한 암호 장치
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제6항에 있어서, 상기 비트치환 수행부는상기 제1 및 제2 치환블록들을 배타적 논리합 연산하여 제1 출력 블록을 생성하고, 상기 제1 출력 블록에 대해 상기 비트치환 연산기를 적용한 후 상기 제2 치환블록과 배타적 부정 논리합 연산을 수행함으로써 제2 출력 블록을 생성하는 상기 확장 비트치환 연산기를 통해 상기 비트치환을 수행하는 것을 특징으로 하는 비트치환 연산기를 이용한 암호 장치
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제6항에 있어서, 상기 비트치환 수행부는상기 제1 및 제2 치환블록들을 배타적 부정 논리합 연산하여 제1 출력 블록을 생성하고, 상기 제1 출력 블록에 대해 상기 비트치환 연산기를 적용한 후 상기 제2 치환블록과 배타적 부정 논리합 연산을 수행함으로써 제2 출력 블록을 생성하는 상기 확장 비트치환 연산기를 통해 상기 비트치환을 수행하는 것을 특징으로 하는 비트치환 연산기를 이용한 암호 장치
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제1 입력비트 및 제2 입력비트를 기초로 논리곱 연산을 수행한 후 제3 입력비트와 배타적 논리합 연산을 수행함으로써 제1 출력비트를 생성하는 제1 출력비트 생성부;상기 제1 입력비트 및 제3 입력비트를 기초로 부정 논리합 연산을 수행한 후 제4 입력비트와 배타적 논리합 연산을 수행함으로써 제2 출력비트를 생성하는 제2 출력비트 생성부;상기 제2 출력비트와 상기 제2 입력비트를 기초로 논리곱 연산을 수행한 후 상기 제1 입력비트와 배타적 논리합 연산을 수행함으로써 제3 출력비트를 생성하는 제3 출력비트 생성부; 및상기 제1 출력비트와 상기 제4 입력비트를 기초로 논리곱 연산을 수행한 후 상기 제2 입력비트와 배타적 논리합 연산을 수행함으로써 제4 출력비트를 생성하는 제4 출력비트 생성부를 포함하는 비트치환 연산기
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제1 및 제2 입력블록들에 대해 비트치환 연산기를 적용하여 제1 및 제2 치환블록들을 생성하는 치환블록 생성부;상기 제1 및 제2 치환블록들을 기초로 제1 논리 연산을 수행하여 제1 출력블록을 생성하는 제1 출력블록 생성부; 및상기 제1 출력블록에 대해 상기 비트치환 연산기를 적용한 후 상기 제2 치환블록과 제2 논리 연산을 수행하여 제2 출력블록을 생성하는 제2 출력블록 생성부를 포함하는 확장 비트치환 연산기
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제12항에 있어서, 제1 출력블록 생성부는상기 제1 및 제2 치환블록들을 기초로 배타적 논리합 또는 배타적 부정 논리합 연산들 중 어느 하나를 수행하여 상기 제1 출력블록을 생성하는 것을 특징으로 하는 확장 비트치환 연산기
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제12항에 있어서, 제2 출력블록 생성부는상기 제1 출력블록에 대해 상기 비트치환 연산기를 적용한 후 상기 제2 치환블록과 배타적 논리합 또는 배타적 부정 논리합 연산들 중 어느 하나를 수행하여 제2 출력블록을 생성하는 것을 특징으로 하는 확장 비트치환 연산기
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