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전도성 재질로 형성되는 워드 라인(word line);전도성 재질로 형성되고, 상기 워드 라인의 양 측 방향으로 각각 이격되도록 배치되는 비트 라인(bit line) 및 리드 라인(read line);상기 비트 라인 및 리드 라인을 오버랩하도록 형성되고, 상기 워드 라인에 인가되는 전압에 의해 변형되어 상기 비트 라인 및 리드 라인과 접촉되거나 이격되도록 이루어지는 셀렉션 라인(selection line)을 포함하며,상기 워드 라인에는 강유전체 커패시터(ferroelectric capacitor)가 개재되도록, 상기 워드 라인은,두께 방향으로 적층되는 전도성 재질의 제 1 층 및 제 2 층; 및상기 제 1 층 및 제 2 층 사이에 개재되는 강유전체층을 포함하여,상기 강유전체 커패시터는 상기 워드 라인에 전기 신호가 인가되는 두께 방향 경로에 배치되는 것을 특징으로 하는 나노전자기계 메모리 셀
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제 1 항에 있어서,상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 접촉시키도록 상기 워드 라인에 인가되는 풀인(pull-in) 전압과, 상기 셀렉션 라인을 상기 비트 라인 또는 리드 라인과 이격시키도록 상기 워드 라인에 인가되는 풀아웃(pull-out) 전압은 서로 다른 부호를 갖는 것을 특징으로 하는 나노전자기계 메모리 셀
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제 2 항에 있어서,상기 풀인 전압 및 풀아웃 전압은 수학식 1 내지 6에 의해 산출되는 것을 특징으로 하는 나노전자기계 메모리 셀
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4
제 1 항에 있어서,상기 셀렉션 라인은,상기 비트 라인과 리드 라인을 덮도록 배치되는 몸체부;일 단부는 상기 워드 라인, 비트 라인 및 리드 라인 중 적어도 하나와 고정되도록 위치되어, 타 단부에 연결되는 상기 몸체부를 탄성 지지하도록 이루어지는 탄성 변형부;상기 몸체부의 일 면에 형성되는 유전체부; 및상기 몸체부와 이격되도록 상기 유전체부에 결합되고, 상기 몸체부의 가변 시 상기 비트 라인 및 리드 라인을 서로 전기 연결하도록 형성되는 채널부를 구비하는 나노전자기계 메모리 셀
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제 1 항에 있어서,상기 워드 라인은 상기 셀렉션 라인으로부터 상기 비트 라인 및 리드 라인보다 멀리 위치되어,상기 셀렉션 라인은 상기 비트 라인 및 리드 라인과 접촉 시 상기 워드 라인과 이격되어 있는 것을 특징으로 하는 나노전자기계 메모리 셀
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6
제 1 항에 있어서,상기 셀렉션 라인의 변형에 의에 형성되는 탄성력의 절대값은 상기 셀렉션 라인이 상기 비트 라인 또는 리드 라인과 접촉되었을 때 형성되는 접착력의 절대값보다 작은 것을 특징으로 하는 나노전자기계 메모리 셀
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7
제 1 항 내지 제 6 항 중 어느 한 항의 나노전자기계 메모리 셀을 제 1 축 및 제 2 축에 대해 2차원으로 배열한 나노전자기계 메모리 디바이스에 있어서,상기 제 1 축을 따라 배열되는 나노전자기계 메모리 셀의 워드 라인 및 리드 라인이 각각 연결되고,상기 제 2 축을 따라 배열되는 나노전자기계 메모리 셀의 셀렉션 라인 및 비트 라인이 각각 연결되어 있는 것을 특징으로 하는 나노전자기계 메모리 디바이스
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기판 상에 두께 방향으로 워드 라인을 적층하는 단계;상기 기판 상에 상기 워드 라인과 인접하도록 베이스 유전체층을 적층하는 단계;상기 워드 라인과 이격되도록, 상기 베이스 유전체층 상에 비트 라인 및 리드 라인을 적층하는 단계;상기 워드 라인, 비트 라인 및 리드 라인을 덮도록 희생층을 적층하는 단계;상기 희생층 상에 채널층을 적층하는 단계;상기 희생층 상에 상기 채널층의 적어도 일부를 덮도록 셀렉션 유전체층을 적층하는 단계;상기 채널층 및 셀렉션 유전체층을 덮도록 셀렉션 몸체층을 적층하는 단계; 및상기 희생층을 제거하는 단계를 포함하며,상기 워드 라인을 적층하는 단계는,전도성 재질의 제 1 층을 적층하는 단계;상기 제 1 층 상에 강유전체층을 적층하는 단계; 및상기 강유전체층 상에 전도성 재질의 제 2 층을 적층하는 단계를 포함하여,상기 강유전체층은 상기 워드 라인에 전기 신호가 인가되는 두께 방향 경로에 배치되는 것을 특징으로 하는 나노전자기계 메모리 셀의 제조 방법
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