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액티브 영역과 엣지 터미네이션 영역을 포함하는 반도체 기판;상기 액티브 영역과 상기 엣지 터미네이션 영역에 걸쳐 형성된 드리프트 영역;상기 액티브 영역에 형성된 트렌치 모스펫(TMOSFET);상기 엣지 터미네이션 영역에 형성되고, 그 내부에 전계 완화 구조가 형성된 엣지 트렌치;상기 엣지 트렌치 하부에 인접하여 형성된 매립 웰;상기 엣지 트렌치의 측면에 인접하여 형성되고 상기 매립 웰과 동일한 도전형을 갖고, 상기 전계 완화 구조와 절연되는 제1 웰; 및상기 엣지 트렌치, 상기 트렌치 모스펫 및 상기 제1 웰 상에 형성된 층간 절연막을 포함하는 반도체 장치
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제 1항에 있어서,상기 트렌치 모스펫은, 상기 액티브 영역에 형성된 액티브 트렌치와, 상기 액티브 트렌치 내부에 배치된 게이트 전극을 포함하고,상기 전계 완화 구조는, 상기 게이트 전극과 동일한 물질을 포함하고 상기 엣지 트렌치 내부에 배치된 엣지 트렌치 전극을 포함하는 반도체 장치
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제 2항에 있어서,상기 게이트 전극과 상기 엣지 트렌치 전극은 폴리 실리콘을 포함하는 반도체 장치
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제 1항에 있어서,상기 전계 완화 구조는 상기 엣지 트렌치를 채우는 절연막을 포함하는 반도체 장치
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제 4항에 있어서,상기 절연막은 상기 층간 절연막으로부터 연장된 산화막을 포함하는 반도체 장치
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제 1항에 있어서,상기 제1 웰은 서로 이격되어 상기 드리프트 영역의 표면에 형성되는 제2 및 제3 웰을 포함하고,상기 제2 웰은 상기 엣지 트렌치의 측면에 인접하여 형성되고,상기 제2 웰과 상기 제3 웰 사이에는 상기 엣지 트렌치가 형성되지 않는 반도체 장치
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제 1항에 있어서,상기 매립 웰은 상기 엣지 트렌치와 수직으로 정렬(align)되어 상기 드리프트 영역 내에 형성되는 반도체 장치
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제 1항에 있어서,상기 반도체 기판은 SiC를 포함하고,상기 매립 웰과 상기 제1 웰의 도전형은 P형을 포함하는 반도체 장치
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드리프트 영역을 포함하는 반도체 기판을 준비하되, 상기 드리프트 영역은 액티브 영역과 엣지 터미네이션 영역을 포함하고,상기 액티브 영역의 표면과 상기 엣지 터미네이션 영역의 표면에 제1 웰을 형성하고,상기 액티브 영역의 상기 제1 웰 사이에 액티브 트렌치를 형성하고, 상기 엣지 터미네이션 영역의 상기 제1 웰 사이에 엣지 트렌치를 형성하고,상기 액티브 트렌치 하부와 상기 엣지 트렌치 하부에 상기 제1 웰과 동일한 도전형을 갖는 매립 웰을 형성하고,상기 액티브 트렌치 내부에 게이트 전극을 형성하고, 상기 엣지 트렌치 내부에 상기 제1웰과 절연된 전계 완화 구조를 형성하는 것을 포함하는 반도체 장치의 제조 방법
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제 9항에 있어서,상기 전계 완화 구조를 형성하는 것은,상기 엣지 트렌치 내부에 상기 게이트 전극과 동일한 물질을 포함하는 엣지 트렌치 전극을 형성하는 것을 포함하는 반도체 장치의 제조 방법
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제 9항에 있어서,상기 전계 완화 구조를 형성하는 것은,상기 엣지 트렌치 내부를 절연막으로 채우는 것을 포함하는 반도체 장치의 제조 방법
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제 11항에 있어서,상기 드리프트 영역 상에 산화막을 포함하는 층간 절연막을 형성하는 것을 더 포함하고,상기 엣지 트렌치 내부를 채우는 것은, 상기 엣지 트렌치 내부를 산화막으로 채우는 것을 포함하는 반도체 장치의 제조 방법
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제 9항에 있어서,상기 액티브 트렌치와 상기 엣지 트렌치는 동시에 형성되는 반도체 장치의 제조 방법
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