| 1 |
1
반도체 기판 상에 형성된 게이트;상기 반도체 기판 내에 상기 게이트와 일정 영역 중첩되어 형성된 소스 영역;상기 반도체 기판 내에 상기 소스 영역과 이격되어 형성된 드레인 영역;상기 반도체 기판 내에 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널 영역; 및상기 반도체 기판과 상기 게이트 사이에 구비되고, 상기 게이트와 상기 채널 영역이 중첩된 영역에 대응하여 형성된 제1 유전체층 및 상기 게이트와 상기 소스 영역이 중첩된 영역에 대응하여 형성된 제2 유전체층을 포함하는 유전체층을 포함하고,상기 제1 및 제2 유전체층은상기 소스 영역과 상기 채널 영역 간의 경계면을 기준으로 분리되어 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 2 |
2
삭제
|
| 3 |
3
제1항에 있어서, 상기 제1 유전체층은 상기 제2 유전체층보다 낮은 유전율을 갖는 물질을 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 4 |
4
제3항에 있어서, 상기 제1 유전체층은실리콘 산화막(SiO2) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 5 |
5
제3항에 있어서, 상기 제2 유전체층은스트론튬 산화막(SrO), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 티타늄 산화막(TiO2), 탄탈 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중 선택된 어느 하나의 단일막 또는 2개 이상의 복수로 적층된 복합막 중 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 6 |
6
제1항에 있어서, 상기 소스 영역은상기 게이트의 일 측면으로부터 상기 게이트의 하부까지 연장되어 형성된 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 7 |
7
제6항에 있어서, 상기 드레인 영역은상기 게이트의 타 측면에 형성되고, 상기 소스 영역과 다른 타입의 불순물로 도핑된 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 8 |
8
제1항에 있어서, 상기 반도체 기판 상에 상기 게이트와 중첩되는 상기 소스 영역 및 채널 영역에 접하여 형성된 에피 채널층을 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 9 |
9
제8항에 있어서, 상기 에피 채널층은실리콘(Si), 게르마늄(Ge) 및 이들의 조합 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터
|
| 10 |
10
반도체 기판 내에 소스 영역, 드레인 영역 및 채널 영역을 형성하는 단계; 및상기 반도체 기판 상부에 상기 소스 영역의 일부 및 상기 채널 영역에 중첩되고, 유전체층 패턴 및 게이트 물질층 패턴이 적층된 게이트 스택을 형성하는 단계를 포함하고,상기 유전체층 패턴은 상기 소스 영역과 상기 채널 영역 간의 경계면을 기준으로 상기 채널 영역 상에 형성된 제1 유전체층 패턴 및 상기 소스 영역 상에 형성된 제2 유전체층 패턴을 포함하고,상기 제1 유전체층 패턴은 상기 제2 유전체층 패턴보다 낮은 유전율을 갖는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
|
| 11 |
11
제10항에 있어서, 상기 제1 유전체층 패턴은 실리콘 산화막(SiO2) 및 실리콘 옥시나이트라이드(SiON) 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
|
| 12 |
12
제10항에 있어서, 상기 제2 유전체층 패턴은 스트론튬 산화막(SrO), 알루미늄 산화막(A12O3), 마그네슘 산화막(MgO), 스칸듐 산화막(Sc2O3), 가돌리늄 산화막(Gd2O3), 이트륨 산화막(Y2O3), 사마륨 산화막(Sm2O3), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 티타늄 산화막(TiO2), 탄탈 산화막(Ta2O5), 바륨 산화막(BaO) 및 비스무스 산화막(Bi2O3) 중 선택된 어느 하나의 단일막 또는 2개 이상의 복수로 적층된 복합막 중 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
|
| 13 |
13
제10항에 있어서, 상기 제2 유전체층 패턴을 형성하는 단계는상기 반도체 기판 상부에 제1 유전체층 및 게이트 물질층을 형성하는 단계;상기 게이트 물질층 및 상기 제1 유전체층을 식각하여 상기 게이트 물질층 패턴 및 상기 제1 유전체층 패턴을 형성하는 단계;상기 소스 영역에 대응하는 상기 제1 유전체층 패턴을 제거하는 단계;상기 반도체 기판 전면에 제2 유전체층을 형성하는 단계; 및상기 제2 유전체층을 식각하여 상기 제1 유전체층 패턴이 제거된 영역에만 상기 제2 유전체층을 남기는 단계를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
|
| 14 |
14
제13항에 있어서, 상기 제1 유전체층을 형성하는 단계 이전에 상기 반도체 기판 상에 에피 채널층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
|
| 15 |
15
제14항에 있어서, 상기 에피 채널층은실리콘(Si), 게르마늄(Ge) 및 이들의 조합 중 적어도 어느 하나를 포함하는 것을 특징으로 하는 터널링 전계효과 트랜지스터의 제조방법
|
