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기판 상에 전이층, 반도체층 및 베리어층을 순차적으로 형성하는 단계;상기 베리어층 상에 형성된 금속 패턴들을 확산시켜 소스 전극 및 드래인 전극을 형성하는 단계;상기 베리어층 상의 '제1 게이트 전극을 형성할 부분'에 제1 유전막을 형성한 후, 상기 제1 유전막 상에 전하 저장층을 형성하는 단계;상기 전하 저장층 상에 제3 유전막을 형성한 후, 상기 제3 유전막 상의 상기 '제1 게이트 전극을 형성할 부분'에 제1 게이트 전극을 형성하는 단계;상기 소스 전극 및 상기 드래인 전극을 형성한 이후에, 상기 베리어층 상의 '제2 게이트 전극을 형성할 부분'에 제2 유전막을 형성한 후, 상기 제2 유전막 상에 상기 전하 저장층을 형성하는 단계; 및상기 전하 저장층 상에 상기 제3 유전막을 형성한 후, 상기 제3 유전막 상의 상기 '제2 게이트 전극을 형성할 부분'에 상기 제2 게이트 전극을 형성하는 단계;를 포함하고,상기 제1 유전막과 상기 제2 유전막의 두께 및 물질은,상기 전하 저장층에 저장된 전하가 2차원 전자 가스층에 미치는 영향력을 고려하여 상이하게 설계되는 것인 고전자 이동도 트랜지스터의 제조 방법
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제 1항에 있어서,상기 소스 전극 및 드래인 전극을 형성하는 단계는,상기 베리어층과 상기 금속 패턴들을 덮는 제1 보호층을 형성하는 단계;상기 금속 패턴들을 상기 베리어층과 상기 반도체층 내부로 확산시켜 상기 소스 전극 및 상기 드래인 전극을 형성하는 급속 열처리를 수행하는 단계; 및상기 제1 보호층을 제거하는 단계;를 포함하는 고전자 이동도 트랜지스터의 제조 방법
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제 1 항에 있어서,상기 제1 게이트 전극을 형성하는 단계는,상기 제3 유전막 상에 제2 보호층을 형성하는 단계; 및상기 제1 게이트 전극의 윗면에 형성된 상기 제2 보호층을 제거하고, 상기 소스 전극 및 상기 드래인 전극의 윗면에 형성된 상기 제3 유전막 및 상기 제2 보호층을 제거하는 단계;를 포함하는 고전자 이동도 트랜지스터의 제조 방법
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제 1 항에 있어서,상기 반도체층은,상기 소스 전극과 상기 드래인 전극이 전기적으로 연결되고, 전자가 이동하는 채널층으로 사용되는 2차원 전자 가스층(2 Dimensional Electron Gas, 2DEG)이 생성되는 것인 고전자 이동도 트랜지스터의 제조 방법
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제 1 항에 있어서,상기 전하 저장층은,질화물 기반의 물질인 고전자 이동도 트랜지스터의 제조 방법
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제 1 항에 있어서,상기 제1 게이트 전극은,상부폭이 하부폭 보다 크게 형성되는 것인 고전자 이동도 트랜지스터의 제조 방법
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제 1 항에 있어서,상기 제1 게이트 전극은,티타늄(Ti), 알루미늄(Al), 니켈(Ni), 금(Au), 납(Pb), 구리(Cu), 코발트(Co), 백금(Pt) 중 적어도 하나의 재질이거나 이들의 합금인 고전자 이동도 트랜지스터의 제조 방법
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기판 상에 전이층, 반도체층 및 베리어층을 순차적으로 형성하는 단계;상기 베리어층 상에 형성된 금속 패턴들을 확산시켜 소스 전극 및 드래인 전극을 형성하는 단계;상기 베리어층 상의 '제1 게이트 전극을 형성할 부분'에 제1 유전막을 형성한 후, 상기 제1 유전막 상에 전하 저장층을 형성하는 단계;상기 전하 저장층 상에 제3 유전막을 형성한 후, 상기 제3 유전막 상의 상기 '제1 게이트 전극을 형성할 부분'에 제1 게이트 전극을 형성하는 단계;상기 소스 전극 및 상기 드래인 전극을 형성한 이후에, 상기 베리어층 상의 '제2 게이트 전극을 형성할 부분'에 제2 유전막을 형성한 후, 상기 제2 유전막 상에 상기 전하 저장층을 형성하는 단계; 및상기 전하 저장층 상에 상기 제3 유전막을 형성한 후, 상기 제3 유전막 상의 상기 '제2 게이트 전극을 형성할 부분'에 상기 제2 게이트 전극을 형성하는 단계;를 포함하고,상기 제1 게이트 전극의 길이(LG1)와 상기 제2 게이트 전극의 길이(LG2)는,비휘발성 메모리 동작에 있어서 메모리 윈도우와 리텐션 타임을 고려하여 서로 상이하게 설계되는 것인 고전자 이동도 트랜지스터의 제조 방법
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제 1 항에 있어서,상기 전하 저장층에 저장되는 전하의 종류와 양은,상기 제1 게이트 전극에 인가되는 바이어스 전압의 크기와 극성, 바이어스 전압 인가 시간에 따라 결정되는 것인 고전자 이동도 트랜지스터의 제조 방법
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제 5 항에 있어서,상기 2차원 전자 가스층에 흐르는 드래인 전류 상태는,게이트 전극 개수의 제곱에 해당되는 개수만큼 최대로 획득되는 것인 고전자 이동도 트랜지스터의 제조 방법
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기판 상에 전이층, 반도체층 및 베리어층을 순차적으로 적층된 고전자 이동도 트랜지스터에 있어서,상기 베리어층 상에 형성된 금속 패턴들을 확산시켜 형성하는 소스 전극 및 드래인 전극;상기 베리어층 상의 '제1 게이트 전극을 형성할 부분'에 형성하는 제1 유전막;상기 제1 유전막 상에 형성하는 전하 저장층;상기 전하 저장층 상에 형성하는 제3 유전막;상기 베리어층 상의 '제2 게이트 전극을 형성할 부분'에 형성하는 제2 유전막;을 포함하고,상기 제3 유전막의 상기 '제1 게이트 전극을 형성할 부분'에 제1 게이트 전극을 형성하는 것을 특징으로 하고,상기 전하 저장층은, 상기 제2 유전막 상에 형성하고, 상기 제3 유전막의 상기 '제2 게이트 전극을 형성할 부분'에 제2 게이트 전극을 형성하는 것을 특징으로 하며,상기 제1 게이트 전극의 길이와 상기 제2 게이트 전극의 길이는, 비휘발성 메모리 동작에 있어서 메모리 윈도우와 리텐션 타임을 고려하여 서로 상이하게 설계되는 것인 고전자 이동도 트랜지스터
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기판 상에 전이층, 반도체층 및 베리어층을 순차적으로 적층된 고전자 이동도 트랜지스터에 있어서,상기 베리어층 상에 형성된 금속 패턴들을 확산시켜 형성하는 소스 전극 및 드래인 전극;상기 베리어층 상의 '제1 게이트 전극을 형성할 부분'에 형성하는 제1 유전막;상기 제1 유전막 상에 형성하는 전하 저장층;상기 전하 저장층 상에 형성하는 제3 유전막;상기 베리어층 상의 '제2 게이트 전극을 형성할 부분'에 형성하는 제2 유전막;을 포함하고,상기 제3 유전막의 상기 '제1 게이트 전극을 형성할 부분'에 제1 게이트 전극을 형성하는 것을 특징으로 하고,상기 전하 저장층은, 상기 제2 유전막 상에 형성하고, 상기 제3 유전막의 상기 '제2 게이트 전극을 형성할 부분'에 제2 게이트 전극을 형성하는 것을 특징으로 하며,상기 제1 유전막과 상기 제2 유전막의 두께 및 물질은,상기 전하 저장층에 저장된 전하가 2차원 전자 가스층에 미치는 영향력을 고려하여 상이하게 설계되는 것인 고전자 이동도 트랜지스터
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