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반도체 기판;상기 반도체 기판 상에 형성된 딥N웰;상기 딥N웰 상에 형성되고, 제1 N+영역, 제1 P+영역 및 제2 P+영역이 형성된 제1 P웰;상기 딥N웰 상에 형성되되 상기 제1 P웰과 접하도록 형성되고, 제3 P+영역 및 제4 P+영역이 형성된 N웰; 및상기 딥N웰 상에 형성되되 상기 N웰과 접하도록 형성되고, 제5 P+영역, 제6 P+영역 및 제2 N+영역이 형성된 제2 P웰을 포함하되,상기 제2 P+영역은 상기 제3 P+영역과 전기적으로 연결되고,상기 제4 P+영역은 상기 제5 P+영역과 전기적으로 연결되는 것인 듀얼 구조의 정전기 방전 보호소자
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제1항에 있어서,상기 제1 P웰과 상기 N웰의 접합영역에 형성된 제1 P+브릿지영역; 및상기 N웰과 상기 제2 P웰의 접합영역에 형성된 제2 P+브릿지영역을 더 포함하는 듀얼 구조의 정전기 방전 보호소자
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제3항에 있어서,상기 제1 P+브릿지영역과 상기 제3 P+영역 사이의 상기 N웰 표면상에 형성된 제1 플로팅 게이트; 및상기 제2 P+브릿지영역과 상기 제4 P+영역 사이의 상기 N웰 표면상에 형성된 제2 플로팅 게이트를 더 포함하는 듀얼 구조의 정전기 방전 보호소자
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제3항에 있어서,상기 제1 N+영역과 상기 제1 P+영역은 제1 단자에 연결되고,상기 제2 N+영역과 상기 제6 P+영역은 제2 단자에 연결되는 것인 듀얼 구조의 정전기 방전 보호소자
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제5항에 있어서,상기 제1 P웰, 상기 N웰 및 상기 제2 P웰에 의해 형성된 제1 PNP 바이폴라 트랜지스터;상기 제4 P+영역, 상기 N웰 및 상기 제2 P웰에 의해 형성된 제2 PNP 바이폴라 트랜지스터;상기 제3 P+영역, 상기 N웰 및 상기 제1 P웰에 의해 형성된 제3 PNP 바이폴라 트랜지스터;상기 N웰, 상기 제2 P웰 및 상기 제2 N+영역에 의해 형성된 제1 NPN 바이폴라 트랜지스터; 및상기 N웰, 상기 제1 P웰 및 상기 제1 N+영역에 의해 형성된 제2 NPN 바이폴라 트랜지스터를 포함하는 듀얼 구조의 정전기 방전 보호소자
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제6항에 있어서,상기 제1 단자로 ESD 전류가 유입되면, 상기 제1 PNP 바이폴라 트랜지스터, 상기 제2 PNP 바이폴라 트랜지스터 및 상기 제1 NPN 바이폴라 트랜지스터의 턴온에 의한 전류 패스(path)가 형성되는 것인 듀얼 구조의 정전기 방전 보호소자
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제6항에 있어서,상기 제2 단자로 ESD 전류가 유입되면, 상기 제1 PNP 바이폴라 트랜지스터, 상기 제3 PNP 바이폴라 트랜지스터 및 상기 제2 NPN 바이폴라 트랜지스터의 턴온에 의한 전류 패스가 형성되는 것인 듀얼 구조의 정전기 방전 보호소자
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제6항에 있어서,상기 제1 단자로 ESD 전류가 유입되면, 상기 N웰과 상기 제2 P+브릿지영역에서 애벌런치 항복(Avalanche Breakdown)이 발생되고,상기 제2 단자로 ESD 전류가 유입되면, 상기 N웰과 상기 제1 P+브릿지영역에서 애벌런치 항복이 발생되는 것인 듀얼 구조의 정전기 방전 보호소자
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제3항에 있어서,상기 제1 N+영역은 상기 N웰을 중심으로 상기 제2 N+영역과 대칭되고,상기 제1 P+영역은 상기 N웰을 중심으로 상기 제6 P+영역과 대칭되고,상기 제2 P+영역은 상기 N웰을 중심으로 상기 제5 P+영역과 대칭되고,상기 제1 P+브릿지영역은 상기 N웰을 중심으로 상기 제2 P+브릿지영역과 대칭되고,상기 제3 P+영역은 상기 N웰을 중심으로 상기 제4 P+영역과 대칭되는 것인 듀얼 구조의 정전기 방전 보호소자
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