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전원의 입력단에 접속된 제1 차동 증폭기와 상기 제1 차동 증폭기의 출력단에 병렬 접속된 제1 저항 및 제1 캐패시터로 구비되며, 상기 전원을 차동 증폭하여 제1 증폭신호를 출력하고 출력된 제1 증폭신호를 제1 저항 및 제1 캐패시터를 통해 정형시키는 제1 증폭부; 상기 전원의 입력단에 접속되어 전원의 DC 성분이 통과되는 것을 차단하고 상기 DC 성분이 제거된 전원을 증폭한 다음 제2 저항 및 제2 캐패시터에 의거 정형시켜 제2 증폭신호를 출력하는 제2 증폭부; 및제1 증폭부의 출력단에 접속되고 상기 제1 증폭신호를 차동 증폭시키는 제3 차동 증폭기와 상기 제3 차동 증폭기의 출력단과 제2 증폭부의 출력단 사이에 병렬로 접속되는 제3 저항 및 제3 캐패시터로 구비되고, 상기 제1 증폭부의 제1 증폭신호와 제2 증폭부의 제2 증폭신호를 각각 제공받아 차동 증폭하여 제3 증폭신호를 출력하고, 출력된 제3 증폭신호를 상기 제3 저항 및 제3 캐패시터에 의거 정형하여 부하측 입력단으로 전달하는 제3 증폭부를 포함하는 것을 특징으로 하는 연산 증폭장치
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2
제1항에 있어서, 상기 제1 차동 증폭기는, 상기 포지티브 성분의 전원 및 네거티브 성분의 전원을 각각 전달받아 차동 증폭시키는 제1 내지 제4 증폭소자; 상기 제1 및 제2 증폭소자의 입력단에 접속되고, 외부 전원을 상기 제1 및 제2 증폭소자의 입력단으로 전달하는 바이어스소자; 상기 제3 및 제4 증폭소자의 각 출력단 사이에 접속되어 상기 제1 증폭신호를 분배하여 제1 제어신호를 출력하는 저항 및 상기 저항의 출력단 및 상기 제3 및 제4 증폭소자의 각 출력단에 각각 직렬로 각각 접속되는 다수의 트랜지스터로 구비되고, 상기 저항의 상기 제1 제어신호에 의해 각 다수의 트랜지스터가 동작됨에 따라 상기 제1 내지 4 증폭소자에 대한 동작점의 밸런스를 유지하도록 구비되는 것을 특징으로 하는 연산 증폭장치
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제2항에 있어서, 상기 상기 제2 증폭부는, 상기 네거티브 성분의 전원 입력단에 접속되는 네거티브 FF(Feed Forward)단과 포지티브 성분의 전원 입력단에 접속되는 포지티브 FF 단으로 구비되고, 상기 네거티브 성분의 전원 및 포지티브 성분의 전원을 각각을 반전 증폭시켜 각각의 포지티브 성분 및 네거티브 성분의 제2 증폭신호를 각각 출력하며, 상기 각 포지티브 성분 및 네거티브 성분의 제2 증폭신호에 포함된 DC 성분이 통과되는 것을 차단하고, 영점 제어를 통해 주파수 보상을 수행하도록 구비되는 것을 특징으로 하는 연산 증폭장치
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4
제3항에 있어서, 상기 네거티브 FF단은, 상기 네거티브 성분의 전원 입력단에 각각 병렬로 접속되어 상기 네거티브 성분의 전원의 DC 성분이 통과하는 것을 차단하는 제21 및 제22 캐패시터; 상기 제21 및 제22 캐패시터의 출력단에 각각 접속되어 상기 제1 증폭부의 제1 제어 신호와 상기 제3 증폭부의 제2 제어 신호를 통과시키는 제21 및 제22 저항; 상기 제21 및 제22 저항의 출력단에 각각 접속되어 상기 네거티브 성분의 전원을 반전 증폭시켜 상기 포지티브 성분의 제2 증폭신호를 출력하는 제21 및 제22 증폭소자; 및 상기 포지티브 성분의 제2 증폭신호에 포함된 DC 성분을 제거하는 제23 캐패시터를 포함하는 것을 특징으로 하는 연산 증폭장치
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5
제4항에 있어서, 상기 포지티브 FF 단은 상기 포지티브 성분의 전원 입력단에 각각 접속되어 상기 포지티브 성분의 전원의 DC 성분이 통과하는 것을 차단하는 제24 및 제25 캐패시터; 상기 제24 및 제25 캐패시터의 출력단에 각각 접속되어 상기 제1 증폭부의 제1 제어 신호와 제3 증폭부의 제2 제어 신호를 통과시키는 제23 및 제24 저항; 상기 제23 및 제24 저항의 출력단에 각각 접속되어 상기 포지티브 성분의 전원을 증폭시켜 상기 네거티브 성분의 제2 증폭신호를 출력하는 제23 및 제24 증폭소자; 및 상기 네거티브 성분의 제2 증폭신호에 포함된 DC 성분이 통과하는 것을 차단하는 제26 캐패시터를 포함되는 것을 특징으로 하는 연산 증폭장치
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| 6 |
6
제5항에 있어서, 기 제3 차동 증폭기는, 상기 제2 증폭부의 출력단과 외부 전원 입력단 사이에 접속되며 상기 제1 증폭부의 제1 증폭신호에 의거 동작되는 제31 내지 제34 증폭소자와, 상기 제2 증폭부의 제23 및 제26 캐패시터의 출력단 사이에 접속되어 상기 제2 증폭신호를 분배한 다음 상기 제33 및 제34 증폭소자에 제공함에 따라 상기 제31 내지 제34의 증폭소자에 대한 동작점의 밸런스를 유지시키는 제31 및 제32 저항으로 구비하는 것을 특징으로 하는 연산 증폭장치
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7
제6항에 있어서, 상기 제31 및 제33 증폭소자는 상기 포지티브 성분의 제1 증폭신호 및 제3 제어신호를 각각 전달받아 동작되어 공급된 제1 증폭신호를 차동 증폭시켜 포지티브 성분의 제3 증폭신호를 출력하도록 구비되고, 상기 제32및 제34 증폭소자는 상기 네거티브 성분의 제1 증폭신호 및 제3 제어신호를 각각 전달받아 동작되어 공급된 제1 증폭신호를 차동 증폭시켜 네거티브 성분의 제3 증폭신호를 출력하도록 구비하는 것을 특징으로 하는 연산 증폭장치
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