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기판 상에 순차적으로 채널층과 장벽층을 형성하고, 상기 장벽층 상에 소스 전극과 드레인 전극을 서로 이격 배치하여 증착시키는 단계;상기 장벽층 상의 게이트 영역에서 종방향으로 단일 핀들을 일정 간격 이격 배치하는 구조로 제1 감광막을 형성하는 단계;상기 제1 감광막의 일부분을 노출하는 제2 감광막을 형성하는 단계;상기 제1 감광막 및 상기 제2 감광막을 마스크로 사용하여 상기 제1 감광막 및 상기 제2 감광막이 형성되어 있지 않은 노출 영역을 식각하는 단계; 및상기 제1 감광막 및 상기 제2 감광막을 제거하는 단계;를 포함하고,상기 제1 감광막을 형성하는 단계는 상기 채널층과 상기 장벽층이 상기 식각하는 단계에 의해 식각되지 않는 부분에 대응되는 영역에 형성하는 것을 특징으로 하는 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 1 항에 있어서,상기 제1 감광막은,네거티브 전자빔 레지스트로 사용되는 하이드로겐 실세스퀴옥산(Hydrogen silsesquioxane, HSQ)인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 1 항에 있어서,상기 제1 감광막의 단일 핀들은,사각 블럭 형상인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 3 항에 있어서,상기 제1 감광막의 단일 핀들의 두께(T)는,30∼180㎚인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 3 항에 있어서,상기 제1 감광막의 단일 핀들의 높이(H)는,50∼300㎚인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 1 항에 있어서,상기 제1 감광막의 단일 핀과 단일 핀 사이의 간격(G)은,10∼50㎚인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 1 항에 있어서,상기 제2 감광막을 형성하는 단계는,상기 제1 감광막의 단일 핀들이 형성되는 위치의 일부분만을 노출시키는 트렌치(trench) 형상의 개구를 형성하는 것인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 7 항에 있어서,상기 제2 감광막에 형성된 개구 방향의 폭(L2)은,상기 드레인 전극 또는 상기 소스 전극에서 동일 방향의 폭(L1)과 동일하거나 큰 것인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 8 항에 있어서,상기 제2 감광막의 개구폭(W)은,50∼500㎚인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 1 항에 있어서,상기 식각하는 단계는, 건식 식각, 습식 식각, 건식/습식의 혼합 식각 중 어느 하나의 방식으로 식각하는 것인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 10 항에 있어서,상기 건식 식각은,스퍼터 식각(sputter etching), 반응성 이온 식각(reactive ion etching, RIE), 증기상 식각(vaper phase etching), 플라즈마 식각(plasma etching) 중 어느 하나의 방식을 이용하는 것인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 1 항에 있어서,상기 식각하는 단계는, 상기 장벽층의 위쪽 표면을 기준으로, 하방 20∼120㎚의 식각 깊이로 식각하는 것인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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제 1 항에 있어서,상기 제거하는 단계는,상기 제2 감광막을 제거한 후, 상기 제1 감광막을 제거하는 것인 고전자 이동도 트랜지스터의 핀 구조 형성 방법
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