| 1 |
1
복수의 캠 셀들을 포함하는 셀 어레이;복수의 서치 라인들을 통하여 상기 셀 어레이에 연결된 서치 라인 구동 회로; 및복수의 매치 라인들을 통하여 상기 셀 어레이에 연결된 매치 라인 감지 회로를 포함하며, 상기 복수의 캠 셀들 각각은, 제1 매치 라인에 연결된 제1 하프 캠 셀 및 상기 제1 매치 라인과 다른 제2 매치 라인에 연결된 제2 하프 캠 셀을 포함하고,상기 제1 하프 캠 셀에 연결된 상기 제1 매치 라인은 제1 페이즈에서 프리차지되고, 상기 제2 하프 캠 셀에 연결된 상기 제2 매치 라인은 상기 제1 페이즈 이후의 제2 페이즈에서 프리차지되는, 캠 장치
|
| 2 |
2
제1 항에 있어서,상기 제1 하프 캠 셀 및 상기 제2 하프 캠 셀은 데이터를 저장하는 래치를 공유하는, 캠 장치
|
| 3 |
3
제1 항에 있어서, 상기 매치 라인 감지 회로는상기 제1 매치 라인을 프리차지하는 프리차지부; 및상기 제1 매치 라인과 상기 제2 매치 라인 사이에 연결된 전하 공유부를 포함하며,상기 제1 매치 라인에 대한 감지 동작이 수행된 이후에, 상기 전하 공유부는 상기 제1 매치 라인과 상기 제2 매치 라인 사이의 전하 공유 동작을 수행하는, 캠 장치
|
| 4 |
4
제3 항에 있어서,상기 제1 매치 라인에 연결된 캠 셀들의 데이터와 상기 제1 매치 라인에 대응하는 서치 데이터는 모두 미스매치인, 캠 장치
|
| 5 |
5
제1 항에 있어서, 상기 매치 라인 감지 회로는상기 제1 매치 라인을 프리차지하는 프리차지부; 상기 제1 매치 라인과 상기 제2 매치 라인 사이에 연결된 제1 전하 공유부; 및상기 제1 매치 라인과 비트 라인 사이에 연결된 제2 전하 공유부를 포함하는, 캠 장치
|
| 6 |
6
제5 항에 있어서,상기 매치 라인 감지 회로는상기 제1 매치 라인 및 상기 제2 매치 라인에 전기적으로 연결되며, 상기 제1 매치 라인에 대한 제1 감지 동작 및 상기 제2 매치 라인에 대한 제2 감지 동작을 수행하는 감지부를 더 포함하는, 캠 장치
|
| 7 |
7
제6 항에 있어서,상기 비트 라인은 상기 제1 하프 캠 셀에 연결되며,상기 제1 감지 동작이 수행된 이후에, 상기 제1 전하 공유부는 상기 제1 매치 라인과 상기 제2 매치 라인 사이의 제1 전하 공유 동작을 수행하고,상기 제2 감지 동작이 수행된 이후에, 상기 제2 전하 공유부는 상기 제1 매치 라인과 상기 비트 라인 사이의 제2 전하 공유 동작을 수행하는, 캠 장치
|
| 8 |
8
제7 항에 있어서,상기 제1 감지 동작이 수행된 이후에, 상기 제2 감지 동작이 수행되는, 캠 장치
|
| 9 |
9
제7 항에 있어서,상기 제2 전하 공유 동작이 수행된 이후의 상기 비트 라인의 전압 레벨은, 상기 제1 전하 공유 동작이 수행된 이후의 상기 제1 매치 라인의 전압 레벨보다 작은, 캠 장치
|
| 10 |
10
제5 항에 있어서,상기 프리차지부는상기 제1 매치 라인에 연결되며, 제1 제어 신호에 응답하여 상기 제1 매치 라인을 프리차지하는 제1 트랜지스터; 및상기 제2 매치 라인에 연결되며, 상기 제1 제어 신호와 다른 제2 제어 신호에 응답하여 상기 제2 매치 라인을 디스차지하는 제2 트랜지스터를 포함하는, 캠 장치
|
| 11 |
11
제1 항에 있어서,상기 서치 라인 구동 회로에 연결되며, 외부로부터 수신된 서치 데이터를 전송 라인을 통하여 상기 서치 라인 구동 회로에 전송하는 서치 데이터 입력 회로를 더 포함하는, 캠 장치
|
| 12 |
12
제1 항에 있어서,상기 제1 하프 캠 셀 및 상기 제2 하프 캠 셀은 각각 NAND type 캠 셀인, 캠 장치
|
